时序逻辑电路的设计方法图文
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第六章 时序逻辑电路的设计方法
①确定输入变量和输出变量。输入变量X，为串行输入余3码序列， 高位在前，低位在后；输出变量Z=1为误码输出。 ②设置状态。 该电路属于串行码组检测，
0/0 S1 0/0 S3 0/0 S5 0/1 1/1 1/0 S6 0/1 1/0 0/0 S7 0/0 1/0 1/0 S4 1/0 S8 0/0 1/0 0/0 S11 0/0 1/0 0/0 S9 1/0 S12 0/0 1/0 0/0 S13 0/0 1/1 S0 1/0 S2 1/0 S10 1/0 S14 0/1 1/1 X/ Z Si
y2
y1( n 1)
x y 2 y1 x y 2 y1 x y 2 y1 xy2 y1 x y 2 y1 xy2
Y1
根据J-K触发器的次态方程 y ( n1) J y K y ，变换上式得：
( n 1) y2 ( x y 1 ) y 2 ( x) y 2
第二步：确定输出函数表达式。 Z=y2y1+xy1
Z
试设计一个101序列检测器，该同步电路由一根输入线X，一根
输出线Z，对应与输入序列的101的最后一个“1”，输出Z=1。其 余情况下输出为“0”。101序列可以重叠，
如：X：010101101
0/0
例、某同步时序电路，其输入x1x2，输出为Z，在同一时间内输入x1和x2，不能 同时为1，只有x1输入3个或3个以上1，然后x2输入1个1时，电路输出为1，否则 z为0。 01/0 10/0 状态图 00/0
00/0 A 01/0 01/1 01/0 10/0 B
00/0 10/0
D 10/0
S2：收到序列前2位“10”。
（1）可重叠
0/0
X/Z
《时序逻辑电路分析》课件
优化触发器设计
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
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PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
时序逻辑电路分析与设计IIIppt课件PPT精品文档38页
0
1
0
0
第二个时钟周期，第二个输入’0’进入FF0， 而前一个周期输入的’1’进入FF1
sunwq@
0000 1000 0100
8/34
串行输入/串行输出寄存器
例：DI输入1011，并且寄存器初始状态为所有触发器都在reset状态
1
0
1
0
第三个时钟周期，第三个输入’1’进入FF0， 后级继续往右移
0
0
0
0
sunwq@
0000
6/34
串行输入/串行输出寄存器
例：DI输入1011，并且寄存器初始状态为所有触发器都在reset状态
1
0
0
0
第一个时钟周期，第一个输入’1’进入FF0
0000 1000
sunwq@
7/34
串行输入/串行输出寄存器
例：DI输入1011，并且寄存器初始状态为所有触发器都在reset状态
输入
输入
输出 串行输入/并行输出
sunwq@
输出 并行输入/并行输出
循环右移
ห้องสมุดไป่ตู้
循环左移
16/34
四位并行输入/并行输出移位寄存器 (74HC195)
与或逻辑
PE: Parallel Enable MR: Master Reset
sunwq@
17/34
与或逻辑
D0~D7 Ds CE
PL
：异步并行输入 ：串行输入 ：芯片使能, Chip Enable ：并行输入使能,Parallel Load
sunwq@
15/34
移位寄存器
在时钟信号作用下，可以将数据向左或者向
右移位
时序逻辑电路PPT
Y F (Q)
仅取决于电路状态
6.2.时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法
时序逻辑电路的分析：就是给定时序电路，找出该电 路的逻辑功能，即找出在输入和CLK作用下，电路的次 态和输出。由于同步时序逻辑电路是在同一时钟作用 下，故分析比较简单些，只要写出电路的驱动方程、 输出方程和状态方程，根据状态方程得到电路的状态 表或状态转换图，就可以得出电路的逻辑功能。
图6.1.2
6.1 概述
三、时序逻辑电路的分类：
根据触发器动作特点可分为同步时序逻辑电路和 异步时序逻辑电路。在同步时序逻辑电路中，存储电 路中所有触发器的时钟使用统一的CLK,状态变化发生 在同一时刻，即触发器在时钟脉冲的作用下同时翻转; 而在异步时序逻辑电路中，触发器的翻转不是同时的 没有统一的CLK,触发器状态的变化有先有后。
C Q0Q3
01000000 01011010 01100100 01111110
clk3 Q0
此电路为异步十进 制计数器
10000000 10011011 0 00 00 0 0 0
6.2.时序逻辑电路的分析方法
(6)状态转换图
/0 1110 1111
Q3Q2Q1Q0
/C/1/0Fra bibliotek/0/0
0000 0001 0010 0011
6.1 概述
图6.1.1
可以用三个方程组来描述
y1 f1(x1, x2 ,, xi , q1, q2 ,, ql )
①
输出方程 Y F ( X ,Q)
y
j
f1(x1, x2 ,, xi , q1, q2 ,, ql )
6.1 概述
图6.1.1
数字电子技术时序逻辑电路PPT
CP0 CP0 CP1 CP3 Q0 CP2 Q1
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
写驱动方程： J 0 K 0 1
J1 J2
Q3 K2
1
K1
1
J 3 Q1Q2
K3 1
写状态方程：
Q0n1 QQ1n2n11
n
Q0
Q3
n
Q2
n
Q1
（CP0 下降沿动作） （Q0 下降沿动作） （Q1下降沿动作）
Q3n 1
Q1Q2
画时序图： 该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
Q3n（Q0
下降沿动作）
列状态转换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 CPA = 1时，
送到数据输入端的数据被存入寄存器，当CPA =0时，存入
寄存器的数据将保持不变。
2n-1 M 2n
然后给电路的每一种状态分配与之对应的触发器状态组合。
4）确定触发器的类型，并求出电路的状态方程、驱动方程 和输出方程。 确定触发器类型后，可根据实际的状态转换图求出电路的状 态方程和输出方程，进而求出电路的驱动方程。
5）根据得到的驱动方程和输出方程，画出相应的逻辑图。
6) 判断所设计的电路能否自启动。
1.同步计数器 1)同步二进制计数器
数字电路与逻辑设计第5章时序逻辑电路
第5章 时序逻辑电路
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
最新-7时序逻辑电路设计-PPT文档资料
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图7.21 有比CMOS SR锁存器
– 包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发 器从一种状态转变到另一种状态，并实现同步
时序逻辑电路设计. 25
合肥工业大学应用物理系
例7.2 时钟控制SR锁存器的晶体管尺寸
2.0
1.5
1.0
Q (Volts)
0.5
0.0 2.0
2.5 3.0 3.5 W/L5 and 6
超大规模集成电路基础
2019
第7章 时序逻辑电路设计
许晓琳 (xu.xiaolin163) 合肥工业大学电子科学与应用物理学院
本章重点
• 寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的 实现技术
• 静态与动态实现的比较 • 时钟策略的选择
时序逻辑电路设计. 2
合肥工业大学应用物理系
7.1 引言
－0.5
0
0.5
1
1.5
2
2.5
time, nsec
图7.12 传输门寄存器的传播延时模拟
时序逻辑电路设计. 18
合肥工业大学应用物理系
减少了时钟负载的静态主从寄存器
主从边沿触 发寄存器
• 传输门寄存器的缺点是时钟信号的电容负载很大 • 以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路
– T1的尺寸必须比I2更大，才能切换交叉耦合反相器的状态 – 为了避免反向传导， I4必须比I1弱
M5
Q C2
主级 保持 从级 采样
合肥工业大学应用物理系
C2MOS触发器0-0覆盖的情况
• 只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制 的这一C2MOS寄存器对时钟的重叠是不敏感的
图7.21 有比CMOS SR锁存器
– 包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发 器从一种状态转变到另一种状态，并实现同步
时序逻辑电路设计. 25
合肥工业大学应用物理系
例7.2 时钟控制SR锁存器的晶体管尺寸
2.0
1.5
1.0
Q (Volts)
0.5
0.0 2.0
2.5 3.0 3.5 W/L5 and 6
超大规模集成电路基础
2019
第7章 时序逻辑电路设计
许晓琳 (xu.xiaolin163) 合肥工业大学电子科学与应用物理学院
本章重点
• 寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的 实现技术
• 静态与动态实现的比较 • 时钟策略的选择
时序逻辑电路设计. 2
合肥工业大学应用物理系
7.1 引言
－0.5
0
0.5
1
1.5
2
2.5
time, nsec
图7.12 传输门寄存器的传播延时模拟
时序逻辑电路设计. 18
合肥工业大学应用物理系
减少了时钟负载的静态主从寄存器
主从边沿触 发寄存器
• 传输门寄存器的缺点是时钟信号的电容负载很大 • 以稳定性为代价降低时钟负载的一个方法是使电路成为有比电路
– T1的尺寸必须比I2更大，才能切换交叉耦合反相器的状态 – 为了避免反向传导， I4必须比I1弱
M5
Q C2
主级 保持 从级 采样
合肥工业大学应用物理系
C2MOS触发器0-0覆盖的情况
• 只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制 的这一C2MOS寄存器对时钟的重叠是不敏感的
第11章时序逻辑电路方案
2019/9/28
J
K
Qn+1
0
0
Qn
同步输入端
0
1
0
1 0 1 Qn1 JQn KQn
1
1
Qn
表11-3 JK触发器功能表
逻辑功能的分析，是在假设CP = 1期间J、K输入信 号状态保持不变的条件下进行的
2019/9/28
例11-1 主从型JK触发器的J、K输入信号如图11-8所 示，试画出输出端Q的波形。
2019/9/28
2.触发器的“空翻”现象 要保证每来一个时钟脉冲，同步RS触发器至多翻 转一次，就必须要求在时钟脉冲高电平持续时间 （即CP = 1），输入信号S和R保持不变。 触发器发生两次、甚至多次翻转，这种现象称为触 发器的“空翻”现象。 同步RS触发器在计数状态下的工作:
把同步RS触发器的Q、Q 分别与输入端R、S相连， 就构成计数式RS触发器。
1 01 SD
Q 01
&
10 1 RD
Q 1
&
10
01 SD
RD SD Q Q 0 1 0 1(复位) 1 0 1 0(置位) 1 1 保持原状 0 0 不确定
指RD、SD同时从00变 成11时, 输出端状态不定
即设Q计、电Q路也时可此能种是情01况, 也可能是应1避0 免
R-S 触发器特点:
图11-5 同步RS触发器图形符号
CP R S Q n+1 1 0 0 Qn 1 01 1
说明 保持 置1
1 1 0 0 清0
1 1 1 不定 避免
0 Qn 保持
触发器功能表
2019/9/28
根据真值表，以S、R和Qn 得到同步RS触发器的特性 方程
J
K
Qn+1
0
0
Qn
同步输入端
0
1
0
1 0 1 Qn1 JQn KQn
1
1
Qn
表11-3 JK触发器功能表
逻辑功能的分析，是在假设CP = 1期间J、K输入信 号状态保持不变的条件下进行的
2019/9/28
例11-1 主从型JK触发器的J、K输入信号如图11-8所 示，试画出输出端Q的波形。
2019/9/28
2.触发器的“空翻”现象 要保证每来一个时钟脉冲，同步RS触发器至多翻 转一次，就必须要求在时钟脉冲高电平持续时间 （即CP = 1），输入信号S和R保持不变。 触发器发生两次、甚至多次翻转，这种现象称为触 发器的“空翻”现象。 同步RS触发器在计数状态下的工作:
把同步RS触发器的Q、Q 分别与输入端R、S相连， 就构成计数式RS触发器。
1 01 SD
Q 01
&
10 1 RD
Q 1
&
10
01 SD
RD SD Q Q 0 1 0 1(复位) 1 0 1 0(置位) 1 1 保持原状 0 0 不确定
指RD、SD同时从00变 成11时, 输出端状态不定
即设Q计、电Q路也时可此能种是情01况, 也可能是应1避0 免
R-S 触发器特点:
图11-5 同步RS触发器图形符号
CP R S Q n+1 1 0 0 Qn 1 01 1
说明 保持 置1
1 1 0 0 清0
1 1 1 不定 避免
0 Qn 保持
触发器功能表
2019/9/28
根据真值表，以S、R和Qn 得到同步RS触发器的特性 方程
5时序逻辑电路
在电路中，“右移输入”端接 ＋5V。
寄存器各输出端状态
CP
QA1QB1QC1QD1QA2QB2QC2 QD2
寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6 并行输入 ( S1S0=11)
1 0 D0 D1 D2 D3 D4 D5 右移 ( S1S0=01)
1 1 0 D0 D1 D2 D3 D4 右移 ( S1S0=01)
1
11
并行输入
（5-12）
5.2.3 寄存器应用举例
例：数据传送方式变换电路
并
D6 D5
行 D4
输 D3
入
D2 D1
D0
数
据变 传换 送电 方路 式
串行输出
1. 实现方法
(1). 因为有7位并行输入，故需使用两片74LS194；
(2). 用最高位QD2作为它的串行输出端。
（5-13）
2. 具体电路
1 2 3 4 5 6 7 8 9 10
输出 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND
控制
八D寄存器 ：三态输出
低电平
共输出控制
有效
共时钟
（5-6）
5.2.2 移位寄存器
所谓“移位”，就是将寄存器所存各位 数据， 在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向，常把它分成三种：
并行输入－串行输出 74LS165、74LS166，等。
串行输入－并行输出 74LS164，等。
串行输入－串行输出 74LS91，等。
（5-16）
§5.3 计数器的分析
5.3.1 计数器的功能和分类
1. 计数器的作用
记忆输入脉冲的个数；用于定时、分频、产 生节拍脉冲及进行数字运算等等。
寄存器各输出端状态
CP
QA1QB1QC1QD1QA2QB2QC2 QD2
寄存器工作方式
0 D0 D1 D2 D3 D4 D5 D6 并行输入 ( S1S0=11)
1 0 D0 D1 D2 D3 D4 D5 右移 ( S1S0=01)
1 1 0 D0 D1 D2 D3 D4 右移 ( S1S0=01)
1
11
并行输入
（5-12）
5.2.3 寄存器应用举例
例：数据传送方式变换电路
并
D6 D5
行 D4
输 D3
入
D2 D1
D0
数
据变 传换 送电 方路 式
串行输出
1. 实现方法
(1). 因为有7位并行输入，故需使用两片74LS194；
(2). 用最高位QD2作为它的串行输出端。
（5-13）
2. 具体电路
1 2 3 4 5 6 7 8 9 10
输出 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND
控制
八D寄存器 ：三态输出
低电平
共输出控制
有效
共时钟
（5-6）
5.2.2 移位寄存器
所谓“移位”，就是将寄存器所存各位 数据， 在每个移位脉冲的作用下，向左或向右移动一位。 根据移位方向，常把它分成三种：
并行输入－串行输出 74LS165、74LS166，等。
串行输入－并行输出 74LS164，等。
串行输入－串行输出 74LS91，等。
（5-16）
§5.3 计数器的分析
5.3.1 计数器的功能和分类
1. 计数器的作用
记忆输入脉冲的个数；用于定时、分频、产 生节拍脉冲及进行数字运算等等。