DC综合操作流程_设置流程
DC综合教程
DC操作流程
1.在虚拟机中 打开终端
DC操作流程 2. 创建综合 环境 在终端输入： new_dc xxx
xxx为你想要创 建的文件夹的名 字
DC操作流程
3. 修改环境（参考Readme
文件）
a.修改filelist.tcl 添加通过验证的源代 码
DC操作流程
b.修改synopsys.sdc 添加综合约束
DC 工具简要入门
2012年秋
内容
• 1. 逻辑综合以及综合工具
Design Compile • 2.DC操作流程
• 3.现场演示
逻辑综合
• 将RTL代码转换为门级网表 的过程
逻辑综合
DC工具
• Design Compile是常用的综合 工具，在DC中，共有8中设计 实体 • 1、设计（Design）：一种能 完成一定逻辑功能的电路。设 计中可以包含子设计
• 对于DC而言，通常要指定下面4种库 • 1、Target library 工艺库，由代工厂提供的和具体工艺 相关的工艺库 • 2、Link library 指定DC查找时所指定的目标，通常 也就是Target library
DC工具--指定参考库
• Synthetic library DC综合时将转化HDL代码为相应元 件时所参考的IP库。比如符号“+”， 通过IP库查找生成某类加法器。默认 使用自带的加法库。 • Symbol library 使用图形界面时，在原理图上绘制 与非门等标准单元的符号库
DC工具
• 2、单元（Cell）：子设计的实例 • 3、参考（Reference）：单元的参考对 象，即单元是参考的实例 • 4、端口（Port） • 5、管脚（Pin） • 6、线网（Net） • 7、时钟（Clock） • 8、库（Library）：综合时用到的一组基 本单元的集合
DC使用教程范文
DC使用教程范文DC（DataCamp）是一家致力于数据科学和编程教育的在线学习平台，从数据分析到机器学习，提供了丰富多样的课程供学习者选择。
以下是使用DC的教程，帮助你快速上手并充分利用该平台。
第一步：注册和登录2.点击右上角的“注册”按钮，填写所需信息并创建账户。
3.注册成功后，使用您的电子邮件和密码登录。
第二步：选择和开始课程1. 在主页上，您可以看到不同的课程类别，例如Python、R、数据处理等。
选择您感兴趣的领域。
2.在课程列表中浏览不同的课程，并点击感兴趣的课程以获取更多信息。
3.如果你对课程内容和学习目标感兴趣，点击“开始课程”按钮开始学习。
第三步：学习1.每个课程由一系列称为“章节”的模块组成。
浏览章节并选择您要学习的章节。
2.每个章节由一系列视频讲座、概念讲解和互动练习组成。
观看视频并阅读相关文本以掌握相关概念。
3.完成互动练习以巩固所学知识。
您可以编写代码、回答问题或选择正确答案等方式参与互动练习。
第四步：参与练习1.在课程中，您将有机会通过编写代码参与实践练习。
2. 每个练习都有一个类似Jupyter Notebook的界面，您可以在其中编写和运行代码。
3.您可以随时点击“提交”按钮，检查您的答案并获得反馈。
如果您的答案正确，您将进入下一个练习。
第五步：课程作业1.每个课程都有一系列的课程作业，旨在帮助您将所学知识应用于实际项目。
2.通过完成作业，您可以通过编写和提交代码来测试您的技能。
3.您还可以查看其他学习者的解决方案以获得更多灵感和学习。
第六步：学习进度和证书1.在每个课程中，您可以随时查看您的学习进度。
每个章节和练习完成后，进度条会相应更新。
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数字ic中dc综合的流程
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Designed Compile DC综合
建立时间和保持时间的slacks： 例：建立时间： ---------------------------------------------------data required time 31.74 data arrived time -19.80 -----------------------------------------------------slack 11.94 arrived time应比required time提前，这样才能保证建 立时间不违例。
首先选定reset端口,Attribute->Optimization Constraints->Timing Constraints… 点击OK,完成reset的延迟设置. 相对应的脚本命令是: dc_shell> set_max_delay 5 from RESET
Set_max_delay 设置最大延迟
DC时序路径：
时间通路的划分
几个概念
数据传输需要的时间（Data Arrival Time ）:信号到达时间是指信号到达电路中 某一点的真实时间，一般等于信号到达 时序路径起点的时间加上信号在该时序 路径上传播所用的时间。 要求到达时间（Data Required Time):指 期望信号到达电路中某一点的时间。 时序裕度(slack):指电路中某点处要求到 达时间与实际信号到达时间的差值
建立时间和保持时间
建立时间（setup time）:数据在时钟信号源到 达之前必须要稳定的时间，如果建立时间不 满足，数据不能正确打进时序逻辑单元 保持时间（hold time）:数据在时钟信号源到 达之后必须要稳定的时间，如果保持时间不 够，数据被时序逻辑单元正确锁存 基本单元的延时（Tcq）：门延时是指信号通 过实际的标准单元所需要的时间.在时序逻辑 单元中，反映为从时钟沿开始，到数据输出 需要的时间 . 线延时:线延时是指由于导线的阻容而导致的 信号传播延时
DC综合流程
综合步骤8：分析修改设计
通常Design Compiler根据设计综合和优化的结果生成众多的报告。根据诸如面积、 约束和时序报告来分析和解决任何设计问题，或者改进综合结果。 需要的报告： report_design：报告用户的综合环境，包括operating condition、wire load report_constraint：用户定义的constraint report_timing -nworts num ：所有路径中最差的路径。
读网表，设计预编译 用缺省的设置，不能存储中 间结果 不能对parameter进行操作
Architecture(vhdl)
可以进行结构化的操作
不可用
综合步骤4：design environment
设计环境包括operating condition、wire load和system interface三部分
综合步骤4：design environment
2、wire load 对于wire load mode三种模式示意图
综合步骤4：design environment
3、system interface set_drive:用来指定input port的驱动强度，它指定的是一个阻抗值，用来计算从 这个port到被它驱动的cell之间的路径延时，0表示最大驱动，通常用于clock ports。 例：set_drive 0 $PROCLK set_driving_cell:用来模拟驱动input port的cell的驱动阻抗，用于计算输入信号的 transition time做DRC的检查,一般在分模块综合时使用，顶层则设置为PAD或用 buffer隔离。 例：set_driving_cell -lib_cell DFFRX2 -no_design_rule [get_ports RX_DDC_PDC_SDAT_16B] 选项-no_design_rule是指DFFRX2自身的DRC检查不做。 set_load:用于定义net或port的电容负载，保证输出路径的时序，主要用input port和output port，在顶层则设置为PAD的电容值或用buffer隔离，在库中获得。
DC使用教程
如何看时序报告：
通过产生的时序报告读出以下信息： 1)是setup time report还是hold time report? 2)时钟频率多少？
确定是setup time report还是hold time report? 看oprating conditions：worst（建立 时间），best（保持时间）。为什么？ 看path type：max（建立时间）， min（保持时间）。为什么？ 时钟频率多少： 通过上升沿和下降沿的时间来确定
Set_load 设置输出负载
估计模块输出的时序——transition time DC默认输出负载为0. 单位由Foundry厂提供，一般是pf.
Set_max_transition 设置最大传 输时间
Transition time 是指改变某线所驱动 的pin所需要的时间，该时间的计算方 法是基于工艺库的。 输出的传输时间是输入传输时间以及输 出负载的函数关系。 DC在优化的过程中就是确保设计的所 有net的对应的传输时间小于所设定的 最大传输时间。
DC时序路径：
时间通路的划分
几个概念
数据传输需要的时间（Data Arrival Time）:信号到达时间是指信号到达电 路中某一点的真实时间，一般等于信号 到达时序路径起点的时间加上信号在该 时序路径上传播所用的时间。 要求到达时间（Data Required Time): 指期望信号到达电路中某一点的时间。 时序裕度(slack):指电路中某点处要求 到达时间与实际信号到达时间的差值
DC电源操作指导书
PS-305D DC
电源操作指导书
制定： 审核： 批准
页次： 1 / 1
1 目的
1.1 规范PS-305D DC 的作业程序和动作以确保机器的正常作业 2 适用范围
2.1 公司PS-305D DC 的操作与维护 3 职责
IQC ：设备的基本操作和使用 4
机器操作
4.1 开关机前的检查:
4.1.1 检查电源是否为设备的标定电压（标准为220的交流电压）
范围内。
4.1.2 反复开关机之间的间隔时间不得少于20秒. 4.2 开机
4.2.1 在关机状态，将机箱上的power 向下按一下
4.3 操作步骤
4.3.1 选择所需模式如CC 、CV 模式进行，具体见图调试按钮.
4.4 关机
4.4.1 在开机状态，将机箱上的POWER 键向下按一下
5
注意事项
5.1 设备在使用过程中,调整正确档位测试 5.2 不得让设备受到撞击或强烈振动。
5.3 保证设备的安全接地及防静电线接入. 6
支持文件
6.1 PS-305D DC 《使用说明书》。
DC综合
Set_clock_uncertainty 设置时钟不确定 性
Set_false_path 设置虚假路径
• False Path（伪路径）是指电路中的一些不 需要考虑时序约束的路径，它一般出现在 异步逻辑之中。
DC综合的三个阶段：
• 转译(translation)：
• Translation 是指用HDL语言描述的电路转化为用 GTECH库元件组成的逻辑电路的过程。GTECH是 Synopsys的通用工艺库，它仅表示了逻辑函数的功 能，并没有映射到具体的厂家工艺库，也就是说独 立于厂家工艺的。
• 优化(optimization)和映射(mapping) ：
• 例如我们现在要设置RESET的最大时延为5
Set_max_delay 设置最大延迟
首先选定reset端口,Attribute->Optimization Constraints->Timing Constraints… 点击OK,完成reset的延迟设置. 相对应的脚本命令是: dc_shell> set_max_delay 5 from RESET
• 那么，从输入端口经过路径N到触发器DFF2 的输入端所用的时间＝时钟周期－输入延 时
输出延时
• 那么，数据从触发器DFF3的D端到输出端口 所用的时间＝时钟周期－输出延时
这样，整个设计的路径就全部被约束了。
DC的使用流程
库文件简单说明
• 目标工艺库（Target_library）： • 是指将RTL级的HDL描述到门级时所需的标准单元综合库，它是
Set_wire_load_model设置连线负载模 型
DC逻辑综合使用流程
DC逻辑综合使用流程vlsi设计中心806凌金1、启动软件：新开一个terminal窗口，输入命令：design_vision，回车即可开启图形界面，进入图形界面后可通过菜单、对话框等来实现DC的功能，相关的命令操作同样可以使用。
2、指定相关库文件及路径“File > Setup”打开下图所示对话框Search_path指定了搜索路径，点击右侧按钮进入如图所示对话框点击add添加库文件所在路径。
Target_library为逻辑综合的目标库，由代工厂提供的* .db 文件，用相似的方法添加所需库文件。
Link_library是链接库，一般和目标库相同注：“*”这一项要保留，否则链接时会出错，该项指示DC在链接时首先搜索内存中的内容。
Symble_library为指定的符号库，一般为*.sdb 文件，与单元的库文件对应。
3、设计读入“File > Read”读入设计文件，用此方式读入时在此处不用指定顶层文件，但读入后应马上指明设计的顶层名。
通过左侧的窗口可以观察设计的层次4、链接“File > Link Design”在弹出对话框中点击“ok”即可完成链接。
其执行的相关信息可从命令框中可查看5、实例唯一化当设计中有某个子模块被多次调用时就需要进行实例唯一化，实例唯一化就是将同一个子模块的多个实例生成为多个不同的子设计的过程。
之所以要进行实例唯一化是因为DC在逻辑综合时可能使用不同的电路形式来实现同一个子模块的不同实例，从而这些实例在DC看来是不同的设计（尽管其调用的子模块代码和功能完全相同）。
实现方法：“Hierarchy > Uniquify > Hierarchy ”在弹出对话框中默认点击“ok”即可，命令框中将显示“design_vision-t> uniquify”。
若选中“instances to be renamed even if unique or assigned don’t_touch”则会强制将所调用的模块从新命名，此时命令框中显示“design_vision-t> uniquify –force”。
dc操作流程笔记.doc
1.到货管理-----送货------增加-----车辆选择-----车场车辆-----选择业务员-----增加-----到货仓库-----查询-----选择货物------确认2.仓库管理-----计划出库-----送货出库----查询-----确认------全选-----审核3.仓库管理----计划装车-----送货装车-----双击-----审核------确认-4.到货管理------送货-----审核-----确认-----返回登记-----运单说明------送达-----确认5.财务受理------到货财务受理-----送货上门财务受理二，运单录入1.发货管理-----运单录入-----增加-----机打单录入（客户自送的全部为机打单）注：录运单时要注意目的地，电话号码，发，收货的姓名，地址，要与发货卡上一至。
定日达的录单时运输类型选择定日达，在放大镜里录入客户名称，找到对应客户名称。
定日达要求点急货。
注意有无代收货款！2.有代收款的要输入代收金额/费率/开户行/开户名/账号/（开户名必须与发货联系人一致) 三，上门提货。
1.发货管理-----上门提货------增加-----车辆选择-----业务员-----增加按业务员交上来的单输单，要注意付款方式，要与单上一至。
2.财务受理-----一般财务受理/付清实收/3.发货管理-----上门提货-----选中计划-----直接上转4.发货管理------上转移发货-----选中数据----审核四，客户自送上转移1.财务受理----发货财务受理（按单受理）----一般受理/付清实收2.仓库管理-----计划入库-----客户自送入库------全选-----审核3.发货管理---上转移发货-----选中车修改------增加-----查询------增加----确认4.仓库管理-----计划出库-----上转移出库-----查询-----全选-----审核5.仓库管理-----计划装车-----选中双击-----全选-----审核6.发货管理----上转移发货-----选中数据----审核注：问清业务员货物装在哪部车上，定日达与普货分开。
DC直流电源操作规程
编制
审核
批准
4.仪器使用完毕后，应将输出调节旋钮旋到最左端零输出位置，再将电源关闭；
5.当调节无输出时，过压指示灯亮，应关闭电源，顺时打开过压调节电位器，再缓缓调节电压调节电位器；
注意事项：
1.禁止超负载使用：直流稳压稳流电源的最大启动负载最好控制在80%之内，如果超载使用，会严重影响电源的使用寿命；
2.直流稳压稳流电源的场所摆放应避免阳光直射，并留有足够的通风空间，同时禁止在输出端口接带有传感性的负载；
3.设备使用人员在使用设备之前，要确认直流稳压电源安全接地，检查无误后，接通电源使用；
4.接通电源前： ⑴确认稳压电源面板上电源开关是否在“高”位Off状态。如果在“低”位On状态，则必须按到Off状态；
5.禁止超负载使用：直流稳压稳流电源的最大启动负载最好控制在80%之内，如果超载使用，会严重影响电源的使用寿命；
文件编号
版本
A/0
类别
DC直流电源操作规程
日期
标准文件
页码
1/1
作业流程
图片作业流程：1源自把外电路接到稳压电源接线柱上时，注意“+”、“-”极性不要接反；
2.将电源打开；调节电压（VOLTAGE）和电流（CURRENT）到所需的电压和电流值：粗调（COARSE）微调（FINE）；
3.外电路试验时，应在输出电源接线中串接一个电源开关，以便于接通和断开外电路电源。禁止频繁地关闭和开启直流稳压稳流电源，否则，直流稳压稳流电源可能导致内部元器件的损坏；
DC综合
读入HDL代码
File ->Analyze
显示代码的基本单元 File ->E根lab据or代ate码设置参数
显示代码的逻辑层次图
查看原理图
点击快捷图标
选中其中一个放单大元之模后块，，会再看点到击快 捷图标“，GT即E可CH查”看，其说符明号设图计还 未映射到工艺库中
双击模块
Attributes->Operating Environment-
❖ 设计约束 (1)跟设计规则（design rules）相关的约束 ❖ transition times (set_max_transition) ❖ fanoutloads (set_max_fanout) ❖capacitances (set_max_capacitance)
最基本的设计规则在工艺库里会明确的设定 好，因为这关系到芯片能否生产成功的问题。
指定参考库的命令格式：
❖set target_library my_tech.db
--指定目标库
❖set link_library {* my_tech.db}
-
-“*”号表示先查找内存
❖set search_path {./mips/lib} --指定查找路径
❖lappend search_path {./mips/source} -添加查找路径
(2)跟优化相关的约束
❖ 逻辑综合前后应进行的步骤
综合前:对代码进行语法检查(LEDA); 进行功能仿真和验证(Modelsim, Vera, VCS, Scirocco )
综合后:形式验证(Formality); 静态时序分析STA (Prime Time); 仿真与验证(Modelsim, VCS)
使用DC的基本步骤
使用DC的基本步骤(VHDL)2010-06-07 21:57:10 来源：评论：0点击：64（以.cshrc 及用户根目录下的.synopsys_vss.setup .synopsys_dc.setup 已经配置为前提）1．创建工作目录；2．编写vhdl源程序；3．编写.synopsys_vss.setup 和.synopsys_dc.setup文件；4．编译vhdl源程序；5．运行vhdldbx 仿真器；6．运行synopsys的综合器；7．完成综合后的门级仿真；以一个一位加法器为例，进行具体说明(用户界面为CDE)：1）创建adder 目录：可以在资源管理器中完成，也可以在unix环境下完成：mkdir adder；2）在adder目录下创建work目录；3）编写.synopsys_vss.setup文件并存入adder目录；.synopsys_vss.setup的内容如下：WORK >DEFAULTDEFAULT：workTIMEBASE = NS4）编写一位加法器的源程序（adder1.vhd）并存入adder目录下：library ieee;use ieee.std_logic_1164.all;entity adder1 isport(din1 : in std_logic;din2 : in std_logic;cin : in std_logic;dout: out std_logic;cout: out std_logic);end adder1;architecture rtl of adder1 isbegindout <= din1 xor din2 xor cin;cout <= (din1 and din2) or (cin and (din1 xor din2));end rtl;5）编写一位加法器的测试基准（即test_bench）并存入adder目录下：（tb_adder1.vhd）library ieee;use ieee.std_logic_1164.all;entity tb_adder1 isend tb_adder1;architecture rtl of tb_adder1 iscomponent adder1 isport(din1 : in std_logic;din2 : in std_logic;cin : in std_logic;dout: out std_logic;cout: out std_logic);end component ;signal din1 : std_logic:='1';signal din2 : std_logic:='0';signal cin : std_logic;signal dout : std_logic;signal cout : std_logic;for all : adder1 use entity work.adder1(rtl);beginu1 : adder1 port map(din1,din2,cin,dout,cout);din1 <= not din1 after 10 ns;din2 <= not din2 after 20 ns;cin <= '0','1' after 40 ns;end rtl;configuration test_adder1 of tb_adder1 isfor rtlend for;end test_adder1;6）编译源程序：有两种方法可供使用：A：使用命令vhdlan adder1.vhd tb_adder1.vhdB：用批处理文件。
DC综合操作流程_设置流程
总流程1：库的设置2：设计的读入3：设置环境属性（1）set_operating_conditions（2）set_wire_load_model和set_wire_load_mode（3）set load（4）set_drive或者set_driving_cell4：设计规则约束（1）set_max_transtion（2）set_max_capacitance（3）set_max_fanout5：优化约束（1）create_clock（2）set_clock_uncertainty（3）set_clock_latency（4）set_input_delay（5）set_output_delay（6）set_false_path（7）set_multicycle_path（8）set_max_delay和set_min_delay（9）set_max_area7：一些编译命令及DC的输出格式注意：1：在前端设计中一般不做hold_time的约束，hold_time的约束可以在后端修复！！！总流程：1:对库进行基本设置，如下:设置完成后应该查看.synopsys_dc.setup里面库的设置和软件application setup处的设置是否一样！DC的初始化文件.synopsys.dc.setup需要用ls –a显示,命令：more .synopsys.dc.setup 查看文件内容！2：读入设计，两种方法：read和analyze+elaborateAnalyzer是分析HDL的源程序并将分析产生的中间文件存于work（用户可以自己指定）的目录下；Elaborate则在产生的中间文件中生成verilog的模块或者VHDL的实体缺省情况下，elaborate读取的是work目录中的文件中的第一个库的工作环境作为优化时使用的工作环境。
（1）set_operating_conditions：工作条件包括三方面—温度、电压以及工艺；工作条件一般分三种情况：best case, typical case, worst case图形界面：#1：先进入the symbol view of the top界面，选择top模块#2：attributes—operating environment—operating conditions命令方式：#1：可通过report_lib libraryname命令来查看，如下图查看的是slow.db库的工作条件，则使用命令：report_lib slow,右边是report_lib fast。
Tcl与DesignCompiler（三）——DC综合的流程
Tcl与DesignCompiler（三）——DC综合的流程1、基本流程概述⾸先给三个图，⼀个图是⾼层次设计的流程图：下⾯是我对这张图的理解： ①设计之前，准备好库、HDL代码的思想、约束⽣成；然后根据设计思想⽤ RTL 源码详细地、完整地为设计建⽴模型、定义设计中寄存器结构和数⽬、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。
②完成 RTL 源码设计之后,应让设计开发与功能仿真并⾏进⾏: ·在设计开发阶段,我们使⽤ DC 来实现特定的设计⽬标(设计规则和优化约束),以及执⾏默认选项的初步综合. ·如果设计开发结果未能在 10%的偏差范围内满⾜时序⽬标,则需要修正 HDL 代码,然后重复设计开发和功能验证的过程. ·在功能仿真中,通过特定的⼯具来确定设计是否能按如所需的功能⼯作. ·如果设计未能满⾜功能要求, 我们必须修改设计代码以及重复设计开发和功能仿真. 继续设计开发和功能仿真直⾄设计功能正确及满⾜⼩于 10%偏差的时序⽬标. ③使⽤ DC 完成设计的综合并满⾜设计⽬标.这个过程包括三个步骤，即综合=转化+逻辑优化+映射，⾸先将 RTL 源代码转化为通⽤的布尔等式，然后设计的约束对电路进⾏逻辑综合和优化，使电路能满⾜设计的⽬标或者约束，最后使⽤⽬标⼯艺库的逻辑单元映射成门级⽹表，在将设计综合成门级⽹表之后,要验证此时的设计是否满⾜设计⽬标.如果不能满⾜设计⽬标,此时需要产⽣及分析报告确定问题及解决问题 ④当设计满⾜功能、时序以及其他的设计⽬标的时候,需要执⾏物理层设计最后分析物理层设计的性能，也就是使⽤DC的拓扑模式，加⼊floorplan的物理信息后进⾏综合分析设计的性能。
如果结果未能满⾜设计⽬标,应返回第三步.如果满⾜设计⽬标,则本部分设计周期完成. ⼀个图是DC在设计流程中的位置： 这个图将上⾯的流程图细化，着重与DC的部分，描述了使⽤DC进⾏逻辑综合时要做的事，同时，也是对前⾯的流程图解说的图形概述。
DC综合操作流程_设置流程
DC综合操作流程_设置流程
一、前期筹备
1、制定DC流程
1.1、根据项目管理体系的要求，结合实际情况，制定DC流程，特别是文件的内容，保证DC流程的合规性和充分性；
1.2、确定主要责任人：DC流程的主要责任人应该是项目经理，他负责统筹协调和审批DC流程的执行，以及DC的报告审批
2、组织DC文件
2.1、设计DC文档模板：，确定DC文件的内容、结构、分类、要素等；
2.2、根据DC文档模板，准备DC文档，以及表格、图形的完善；
2.3、收集相关资料：搜集有关服务器的资料，包括存储容量、备份内容、网络性能等。
3、准备相关报告
3.1、搜集相关资料：搜集有关服务器、网络、存储的资料，分析服务器的历史情况；
3.2、准备报告：根据项目要求，根据搜集的信息，准备DC报告，详细分析DC状态，以及优化、风险管理等；
3.3、提交报告：提交内容报告，经项目经理审批后，正式实施DC流程。
二、系统实施
1、部署DC流程
1.1、确定DC系统功能：根据实际情况，确定DC系统的功能，包括存储、备份、网络、安全等；
1.2、搭建DC系统：根据DC功能，搭建DC系统，准备对各个系统的设置，如，通过网络连接，安装备份系统，设置权限等；。
DC系统基本操作流程
新系统流程操作一、用户权限管理收银员用户必须自己使用，密码必须六位以上。
收银员离开电脑收银员系统必须关掉。
二、运单发放管理1．一级公司发放运单到二三级公司，二级公司收银员在收银员用户权限里的：运单发放管理---选中相应的运单点确认收到(此操作必须在第一时间进行操作)2、运单的领用：在收银员用户，运单发放管理----选中相应的运单—在领用人中打入相应领用人的名字---确定。
(领用人一定不要是收银员)三、发货部份：1．车场管理---车辆入场---根据车的类型----(自备车，合同车，外雇车)---填入相应的车号，司机。
承运线路。
确定2．运单录入(一)客户自送货操作发货管理—运单录入—增加---按业务开单录入系统。
--------财务受理---发货财务受理---对收到钱的做付清收款或结算收款处理，没收到钱的做一般受理。
上转移发货---增加---选车---业务员---增加---选择本公司的发货库选仲相应的货物—增加—确定---确定。
仓库管理---计划出库---上转移出库---选中货物---审核---确定仓库管理—计划装车---上转移装车—双击车---选中货—审核—确定。
上转移发货---选中那车货---审核。
(二)上门提货发货的操作车辆入场记录---与上术车场管理一至。
发货管理---上门提货---增加---选车业务---增加—按业务开单录入系统---确认(按长途和短途进行录入)增加完后点确认---确认---财务受理与上述一至。
选仲上门提货---上接上转---发货管理—上转移发货(计划中的会出现直接上转的那车)根据情况进行增加车上的货物(选仲车，点修改，可以增加货物)对增加货物出库装车与上述一至，审核此车。
四、到货部份一、直到车操作到车确认---根据实际的到车选仲系统中的到车—到车确认到货管理---到货—查到相应的车---选仲—到货确认----仓库管理—计划卸车---直到车卸车---选仲货物—审核卸车件数改为“0”确认------计划入库---直到车入库---选仲货物审核----入库件数为“0”确认(一定是本公司到货仓库)。
DC参考流程
一、工作环境的建立及仿真环境的启动:1）建立工作目录：mkdir project（建立属于自己的文件夹）2）进入工作目录：cd project（希望大家别忘了这步！要不然服务器上就太乱了）3）敲入dv即可进入DC的开发环境可以看到如下的图形界面：二、工程建立：1. 定义路径：File setup1）设置查找路径（search path）：主要是为DC综合提供调用文件的路径工艺库路径分别为：/home/studentxx/Versilicon_SMIC18_v2.7/FEView_STDIO/STD/sysnopsys/home/ studentxx / Versilicon_SMIC18_v2.7/FEView_STDIO/IO/sysnopsys/home/ studentxx / Versilicon_SMIC18_v2.7/FEView_STDIO/STD/symbol/sysnopsys/home/ studentxx / Versilicon_SMIC18_v2.7/FEView_STDIO/IO/symbol/sysnopsys2）定义目标库和链接库，这两个库是用来将Verilog模型综合时所用的库文件，其中存放各种标准单元和Macro模型的综合模型，用来产生最后的综合的门级网单。
(以下省去了路径。
考虑最坏情况，因此使用ss工艺拐角)Link library 设为* smic18io_line_ss_1p62v_2p97v_125c.dbsmic18_ss_1p62v_125c.dbTarget library 设为smic18io_line_ss_1p62v_2p97v_125c.dbsmic18_ss_1p62v_125c.db3）定义符号库，用来绘制相应的模块的图形以便对系统的结构得到形象而直观的认识。
Symbol library 设为smic18io.sdb smic18.sdb。
DC 综合资料
DC的使用一、实验目的1、掌握DC软件的基本使用流程；2、熟悉基本的DC命令，并理解其意义；3、对DC综合后的结果进行分析。
二、实验工具Synopsys 公司电路综合工具Design Complier，即DC。
三、实验内容概述1、利用DC图形界面进行电路综合；2、使用DC脚本文件进行电路综合；3、查看综合报告，根据报告分析电路性能。
四、实验步骤（文件说明：为了演示方便，在进行下面的实验时需要用到两个文件，一个是example1.v，它是描述一个电路的verilog代码，我们的目标就是用DC综合这个代码得到满足约束条件的电路网表；另一个是dc.scr，它是综合example1.v 的脚本文件。
）DC既可使用图形界面，也可不使用图形界面而直接运行脚本来综合电路。
当然，它们二者功能是一样的，在图形界面的每步操作都有相应的命令。
我们先以较为直观的图形界面来演示各个操作步骤，并给出相应的tcl命令，再用DC 脚本来对电路进行综合。
准备好需要综合的文件和相应的脚本文件后，下面就开始我们的实验：一、DC图形界面的使用。
1.DC图形界面的启动打开一个终端窗口，键入命令dv –db_mode，回车：则DC图形界面启动，如下图所示：红框处是DC的命令输入框，所有以下在图形界面上的操作都可以在这个命令输入框中输入相应的命令来完成。
选择Help-----→Man Pages可以查看DC的联机帮助。
相应指令：man。
例：man man表示查看man命令的帮助。
man create_clock表示查看creat_clock命令的帮助。
2.设置库文件选择File----→Setup打开如下界面：接下来就要在这设置库文件了，在设置之前我们有必要对这些库做个简单说明：●search_path是要指定综合工具的搜索路径。
●target_library为综合的目标库，它一般是由生产线提供的工艺相关的库。
●synthetic_library是综合库，它包含了一些可综合的与工艺无关的IP。
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总流程1：库的设置2：设计的读入3：设置环境属性（1）set_operating_conditions（2）set_wire_load_model和set_wire_load_mode（3）set load（4）set_drive或者set_driving_cell4：设计规则约束（1）set_max_transtion（2）set_max_capacitance（3）set_max_fanout5：优化约束（1）create_clock（2）set_clock_uncertainty（3）set_clock_latency（4）set_input_delay（5）set_output_delay（6）set_false_path（7）set_multicycle_path（8）set_max_delay和set_min_delay（9）set_max_area7：一些编译命令及DC的输出格式注意：1：在前端设计中一般不做hold_time的约束，hold_time的约束可以在后端修复！！！总流程：1:对库进行基本设置，如下:设置完成后应该查看.synopsys_dc.setup里面库的设置和软件application setup处的设置是否一样！DC的初始化文件.synopsys.dc.setup 需要用ls –a显示,命令：more .synopsys.dc.setup查看文件内容！2：读入设计，两种方法：read和analyze+elaborateAnalyzer是分析HDL的源程序并将分析产生的中间文件存于work（用户可以自己指定）的目录下；Elaborate则在产生的中间文件中生成verilog的模块或者VHDL的实体缺省情况下，elaborate读取的是work目录中的文件3：设置环境定义：如果不指定operating_conditions，DC自动搜索link_library 中的第一个库的工作环境作为优化时使用的工作环境。
（1）set_operating_conditions：工作条件包括三方面—温度、电压以及工艺；工作条件一般分三种情况：best case, typical case, worst case图形界面：#1：先进入the symbol view of the top界面，选择top模块#2：attributes—operating environment—operating conditions命令方式：#1：可通过report_lib libraryname命令来查看，如下图查看的是slow.db 库的工作条件，则使用命令：report_lib slow,右边是report_lib fast。
另外一个例子，只是为了说明库中的library name必须是用report_lib命令得到下面图形中的conditions里面的库的name：（******自己想的******）#2：一般综合时候只需考虑最差和最好两种情况即可，最差情况用于做建立时间（setup time）的时序分析，最好情况用于做保持时间（hold time）的时序分析。
最差情况-max下使用slow.db库，最好情况-min下使用fast.db库；{最差和最好情况和温度以及电压有很大关系，温度越大，延时越大；电压越大，延时越小；不过温度对延时的作用更大}所以：##1: 做建立时间分析时候用最差情况，命令：set_operating_conditions –max “slow”##2: 如果既要分析建立时间，又要分析保持时间，则需要两条命令：set_min_library slow.db –min_version fast.dbset_operating_conditions –min fast –max slow首先通过命令set_min_library同时设置worst-case和best-case的library，然后通过set_operating_conditions命令指定不同环境下使用的库模型；上面的命令指定的是：fast库用于对hold time优化，slow库用于对setuptime进行优化。
set_operating_conditions –min fast –max slow命令中的–min fast和–maxslow可以互换。
（2）set_wire_load_model和set_wire_load_mode命令方式：#1：set_wire_load_model: 设置连线负载模型, 为了估计模块输出的时序—transition time；DC默认输出负载为0负载模型可以通过report_lib libraryname命令下查看线的模型种类，如下图是fast.db库中的几种线的模型。
在布局布线前应使用较悲观的模型，对最坏的情况做综合，线负载模型由目标库提供。
-max –min选项指定该模型用于估计最大路径延迟和最小路径延迟。
例如：（写一个即可）set_wire_load_model -name tsmc13_wl40 -minset_wire_load_model -name smic13_wl50 –max :最坏情况或者可以直接设置负载模型：set_wire_load_model -name tsmc13_wl40 -library slow表示使用的是slow库里的tsmc13_wl40线模型。
#2：自己不清楚如何选择的话，则让DC自动选择set auto_wire_load_selection true#3：上面的设置完成后，需要对负载模块的使用位置加以说明，三种模式，命令如下：set_wire_load_mode top 或set_wire_load_mode enclosed 或set_wire_load_mode segmented关系如下：top : 指定模块互连线延迟的估计使用顶层模块的线负载模型enclosed: 指定模块互连线延迟的估计使用包含该连线的最小模块的线负载模型segmented: 将连线按模型边界分段，各段的延迟分别按照各自模块的线负载模型估计延迟，然后把估计结果相加得到该连线的延迟一般情况下使用的是：set_wire_load_mode top图形界面：上图中的第一步指的是先选择top模块，然后设置top模块下的环境属性。
***附加：还可以给某个模块设置负载模型：（下面设置timer模块）***set current_design timer ***先转到timer模块下***set_wire_load_model -name tsmc13_wl40或者下面的：（3）set load：设置输出负载比较精确地计算输出电路的延迟，DC需要知道输出电路驱动的所有负载。
该命令有两种用法：一种是直接给端口赋一个具体的值，另一种是结合命令load_of指出它的负载相当于工艺库中哪个单元的负载值。
命令方式：#1：set_load 5 [get_ports OUT1]#2：set_load [load_of my_lib/and2a0/A] [get_ports OUT1]说明OUT1端口接的负载值地my_lib中and2a0单元的A管脚的负载值。
#3：把上面命令set_load [load_of my_lib/and2a0/A] [get_ports OUT1]中的get_ports OUT1换为all_outputs就可以给全部输出端口赋值。
其中load_of命令可以算出某个引脚的负载电容值。
电路负载的大小会影响到它的延迟，而且负载越大，延迟越大，DC在缺省情况下认为端口的负载电容都是0，因此具有无穷大的驱动能力。
图形界面：必须先选中全部的输出负载然后再设置负载值！！！！！***********具体如何找这个负载不清楚！！！！！！！！！！！****************（4）set_drive或者set_driving_cell：设置输入驱动。
为了更加准确估计模块的输入时序，为了更加准确的估计输入电路的延迟，DC需要知道信号到达输入端口的过渡时间（transition time）。
默认下，DC认为输入驱动的驱动能力无限大，即transition time=0；Set_drive使用确定的值来估计输入端的输入电阻，从而得到输入端口的延迟；set_driving_cell是假定一个实际的外部驱动单元来估计输入的transition time；该命令用于设置输入端口或者双向端口上的电阻值，该电阻值是用于驱动输入端口的单元的输入电阻，因此，该值越大，就说明输入端口的驱动能力越弱，连线的延迟也就越大。
更常用的是set_driving_cell命令，以库中某个单元电路的引脚驱动能力为基准来模拟输入端口的驱动能力。
例1：首先通过drive_of指定具体的驱动单元电阻值，得到驱动单元电阻后，通过：set_drive+值+[get_ports clk] 命令给输入端口clk赋值。
下图是给除了clk以外的其它输入端口驱动：4：设计规则约束约束（DRC：design_rule_constraint）DRC规则的优先级: transition>fanout>capacitance(1)set_max_transtion：设置最大传输时间连线的转换时间是其驱动引脚的逻辑电平变化的时间，包括rising time和falling，从10%的VDD变化到90%的VDD所需的时间。
设定最大的转换时间set_max_transtion，这个值一般设为周期的10%。
例如：set_max_transtion 1.8 [current_design] 一般情况下current_design指的是top。
(2)set_max_capacitance：输出管脚可以驱动的最大电容值定义输出管脚可以驱动的最大电容值。
例：set_max_capacitance 1.5 [get_ports out1] 或者set_max_capacitance 1.5 [get_designs top](3)set_max_fanout：设置最大扇出负载连线的最大扇出负载指的是它所驱动的所有输入引脚的扇出负载的总和。
扇出负载不同于负载，它是个无量纲的数值。
max_fanout经验值一般设为20，即一个门的输出最多驱动20个输入引脚（如果每个引脚的输出负载是1的话）。
******计算fanout值，如下*******或者: set_max_fanout 3.0 [all_outputs]图形界面：在attributes-optimization constraints-design constraints5：优化约束Optimization Constraints(1)create_clock:用于定义时钟的周期和波形（duty及起始沿）duty:占空比，指高电平在一个周期所占的时间比率。