2020年同步计数器的设计实验报告
实验六 同步计数器的设计
实验六同步计数器的设计一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件仪器及器件名称型号数量数字电路实验箱DS99-1A 1 数字万用表DY2106 1 双踪示波器CS-4135 1器件74LS73X2 2 74LS32X2 1 74LS08X2 2四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
五、实验内容1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：图4 12进制计数器状态转换图2.考虑增加一个控制变量D，当D=0时，计数器按内容一方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容一的反方向（逆时针）运行。
本题为附加内容，因接线复杂可用模拟软件测试结果。
六、实验报告1.写出详细的设计过程。
(1)根据实验要求可以的该特殊十二进制计数器状态转换图。
(2)确定电路所需触发器数目:有效状态为m=12，求所需触发器数目n 。
由2n ≥m=12，可得n=4。
(3)画出次态卡诺图(4)求出每个触发器的状态方程(5)求各触发器的驱动方程根据n n n Q K Q J Q +=+1，得到以下J 、K 的逻辑表达式：(6)仿真图如下：显示管显示的顺序符合十二进制的要求2.画出CP及各输出端的波形图，要画好他们之间的相位关系。
(1)通过状态图画得CLK、Q0、Q1、Q2、Q3的波形图如下：(2)仿真得到波形图如下：(3)实际测得波形图如下：Q3、Q2波形实测Q1、Q0波形实测Q0、CLK波形实测3.附加内容先推出逆时针的状态方程。
逆时针次态卡诺图如下：求出每个触发器的方程：根据求出的状态方程仿真：显示灯的亮灭为逆时针顺序仿真逆时针运行Q0、Q1、Q2、Q3波形图如下：再将D 加入到状态方程，综合两种方式有：100==K Jnn Q D Q D K J 0011⋅+⋅==)(01301012nn n n n n n Q Q Q Q Q D Q Q D J ++⋅= )(01310132nn n n Q Q Q DQ Q Q Q D K +++= 0120123Q Q Q D Q Q Q D J nn +=0121223Q Q Q Q Q D Q D K nnnn+=4.写出实验过程中遇到的问题，解决方法和心得体会。
计数器设计实验报告
计数器设计实验报告《计数器设计实验报告》一、实验的开始：充满好奇与期待“哇，计数器设计实验听起来就超酷的！”我兴奋地对同桌说。
就像要去探索一个神秘的宝藏，我心里充满了好奇。
那天，阳光透过窗户洒在实验桌上，好像也在为我们的实验加油助威。
老师把实验器材一一摆出来的时候，我眼睛都放光了，感觉像是打开了一个装满魔法道具的盒子。
比如那些五颜六色的导线，就像彩虹的碎片落在桌上。
同桌也很激动，他搓着手说：“这肯定很有趣，就像搭积木一样。
”这让我更加迫不及待地想要开始了。
这时候，我就想啊，生活中的很多事情不就像这个实验吗？充满未知，只要我们带着好奇和期待去探索，就会有不一样的收获。
二、遇到困难：有点沮丧但不放弃“哎呀，这怎么弄啊？”我皱着眉头嘟囔着。
按照图纸接线的时候，我老是接错，计数器就是不工作。
旁边的小组已经有进展了，我心里那叫一个着急啊，就像热锅上的蚂蚁。
我对小组成员说：“我感觉我像个迷路的小蚂蚁，完全找不到方向了。
”这时组长拍了拍我的肩膀说：“别灰心，我们再仔细看看。
”他的话就像一阵小风吹散了我心头的乌云。
就像爬山的时候突然遇到陡峭的路段，虽然难走，但只要有人鼓励，就有勇气继续。
于是我们重新检查线路，一个一个接口地核对，每检查一个接口，都像是在黑暗中摸索着寻找那把能打开成功之门的钥匙。
三、小组合作：团结的力量真伟大“我发现问题了！”小组里的一个同学大喊一声。
就像黑暗中突然出现了一道亮光。
原来是有个小零件的连接松动了。
我们都围了过去，你一言我一语地讨论起来。
“看，就是这里，差点就被我们忽略了。
”另一个同学说道。
我笑着说：“还好我们是一个小组，人多力量大啊。
”这就像一群小蜜蜂一起建造蜂巢，每个小蜜蜂都有自己的任务，缺了谁都不行。
大家齐心协力把零件重新接好，计数器开始有反应了，那一瞬间，我们都欢呼起来，那种喜悦就像在一场比赛中获得了冠军一样。
我深深感受到，在困难面前，大家团结在一起，就没有克服不了的难关，就像很多根小木棍绑在一起，就变得很结实。
计数器的实验报告
计数器的实验报告计数器的实验报告摘要：本实验旨在通过设计和搭建一个计数器电路，来探究计数器的工作原理以及应用。
通过实验，我们可以了解计数器的基本结构和工作原理，并通过实验结果验证其性能。
引言：计数器是一种常见的数字电路，在现代电子设备中得到广泛应用。
它可以用于计数、计时、频率分频等多种应用场景。
本实验将通过搭建一个简单的二进制计数器电路，来深入了解计数器的原理和功能。
实验步骤：1. 准备实验所需材料和设备，包括集成电路、电路板、电源等。
2. 根据实验要求，设计并搭建计数器电路。
3. 连接电源，确保电路正常工作。
4. 进行实验测试，记录实验数据。
5. 分析实验结果，并进行讨论。
实验结果与分析：在实验中，我们成功搭建了一个4位二进制计数器电路。
通过给电路输入一个脉冲信号，我们观察到计数器按照二进制的方式进行计数。
当计数器达到最大值时，会自动归零，重新开始计数。
通过实验数据的记录和分析，我们发现计数器的计数速度与输入脉冲信号的频率有关。
当输入脉冲信号的频率较高时，计数器的计数速度也会增加。
而当输入脉冲信号的频率较低时，计数器的计数速度则会减慢。
此外，我们还观察到计数器的计数方式可以通过改变电路连接方式进行调整。
例如，我们可以将计数器设置为递减计数器，或者设置为只在特定条件下计数。
这些功能的实现依赖于电路设计和连接方式的调整。
讨论与总结：通过本次实验，我们深入了解了计数器的原理和功能。
计数器作为一种常见的数字电路，在现代电子设备中发挥着重要作用。
通过掌握计数器的工作原理，我们可以更好地理解和应用数字电路。
然而，本实验只是对计数器的基本原理进行了初步探究。
在实际应用中，计数器的功能和性能还有很多扩展和优化的空间。
例如，可以通过增加位数、设置预置值等方式来改进计数器的性能。
在今后的学习和实践中，我们将进一步深入研究计数器的原理和应用，探索更多的设计和优化方法。
通过不断学习和实践，我们可以提高对计数器的理解和应用能力，为数字电路的设计和应用做出更大的贡献。
数电实验六——同步计数器的设计
数电实验六——同步计数器的设计1、实验题⽬实验六同步计数器的设计2、实验⽬的熟悉J-K 触发器的逻辑功能掌握J-K 触发器构成同步计数器3、实验原理本实验采⽤集成J-K 触发器74LS73 构成时序电路，其符号、功能、特性⽅程和状态转换图见下图：符号：JK 触发器功能表：状态转换图：主从结构的J-K 触发器在结构上和制造⼯艺的要求尚还有缺点，使⽤时要求的⼯作条件较严格，负载能⼒也往往达不到理论值。
在门电路中往往认为输⼊端悬空相当于接了⾼电平，在短时间的试验期间不会出错。
但在J-K 触发器中，凡是要求接“1”的，⼀定要接⼊⾼电平，否则会出现错误的翻转。
触发器的两个输出的负载过分悬殊，也会出现误翻。
J-K 触发器的清零输⼊端在⼯作时⼀定要接⾼电平或连接到试验箱的清零端⼦。
下⾯简要的介绍时序逻辑电路的设计步骤，如下图所⽰：4、实验内容1. ⽤J-K 触发器和门电路设计⼀个特殊的12 进制计数器，其⼗进制的状态转换图为：2. 考虑增加⼀个控制变量D，当D = 0 时，计数器按内容1⽅式(顺时针)运⾏，当D = 1 时，⽆论计数器当前处于什么状态，计数器按内容1的反⽅向(逆时针)运⾏。
5、实验分析内容⼀：1.根据实验要求可以的该特殊⼗⼆进制计数器状态转换图。
2.确定电路所需触发器数⽬。
有效状态为m=12，求所需触发器数⽬n。
由2n≥m=12可得n=43.画出次态卡诺图4.求出每个触发器的状态⽅程1011110010101001x x x 0001 0111 1000 0110 0101 0011 0100 0010 X 00 01 10 11 00 01 10 11 Q3nQ2n Q1nQ0n5.求各触发器的驱动⽅程内容⼆：根据内容⼀的⽅法设计出逆时针⽅向运⾏的电路各触发器的驱动⽅程：根据D*（逆时针⽅向驱动⽅程）+D*（顺时针⽅向驱动⽅程）的⽅法，就能得出结合电路的驱动⽅程。
J0 = K0 =1J1 = K1 = DQ0 + DQ0J2 = DQ1Q0 + DQ1Q0Q3K2 = D(Q3 + Q1Q0) + DQ1+Q0J3 = DQ2Q1Q0 + DQ1+Q2K3 = DQ2 + DQ1+Q2+Q0模拟电路图：频率为1HZ时，观察得到的结构符合要求，能够实现顺时针运⾏和逆时针运⾏，并能相互转换。
同步计数器(3)
同步计数器的设计与实现一．实验内容利用FPGA 设计一个3位，十进制同步计数器范围000~999，三键控制（使能、复位、加计数、减计数）具体功能如下:实现计数功能，域值范围为000~999，并在数码管上显示两个触点开关实现“使能”、“复位”这两个功能，一个拨码开关控制加、减计数功能系统上电复位后，按下1键“复位”将计数器清零，使用拨码开关选择加计数，然后按住2键“使能”，使得计数器开始计数，数码管显示的数字每次加1。
松开2键，计数器保持现有计数。
切换拨码开关到减计数功能，再次按住2键，使得计数器相相反的方向计数。
二.实验原理整个计数器的结构如图所示去抖电路EN RST计数器分频_计数器分频_数码管显示UPDOWNCLKCLK数码管控制器D I S P _D I G I T S数码管FPGA而核心模块计数器的结构如下所示CLK EN UPDOWNOFBCD_OUT CLK EN UPDOWNOFBCD_OUT CLKEN UPDOWNOFBCD_OUT单个的计数器就是一个状态机，有0-9一共10种状态。
去抖电路原理如下:常用软件方法去抖,即检测出键闭合后执行一个延时程序,产生一段时间的延时(实验工具上为100ms~200ms),让前沿抖动消失后再一次检测键的状态,如果仍保持闭合状态电平,则确认为真正有键按下。
FPGA 的数码管电路如下所示；因此必须设计动态扫描来实现输出3位数的目的。
分频电路使用状态机来设计,4分频的状态机的状态转移图如下所示这样每次从s0状态出发回到s0状态输出时钟就经历了一个周期。
三.实验过程分频：library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity FreDiv_4P isPort ( RST : in STD_LOGIC;CLK_I : in STD_LOGIC;CLK_O : out STD_LOGIC);end FreDiv_4P;architecture Behavioral of FreDiv_4P istype state_type is (s0,s1,s2,s3);signal state : state_type;beginprocess(RST,CLK_I)beginif (RST='0') then state <= s0; CLK_O <= '0';elsif (CLK_I='1' and CLK_I'event) thencase state iswhen s0 =>state <= s1;CLK_O <= '0';when s1 =>state <= s2;when s2 =>state <= s3;CLK_O <= '1';when s3 =>state <= s0;when others =>state <= s0;end case;end if;end process;end Behavioral;单个的计数器:画出卡诺图并化简就可以得到每一位的组合逻辑，源代码如下:library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity counter_ddd isPort ( en : in STD_LOGIC;updown : in STD_LOGIC;rst : in STD_LOGIC;clk : in STD_LOGIC;overf : out STD_LOGIC;cout : out STD_LOGIC_VECTOR (3 downto 0)); --ABCD 3--0end counter_ddd;architecture Behavioral of counter_ddd is--component dff-- Port ( clk : in STD_LOGIC;-- d : in STD_LOGIC;-- q : out STD_LOGIC);--end component;signal c_buf : STD_LOGIC_VECTOR(3 downto 0);signal c_overf : STD_LOGIC;begincomb:process(clk,en,rst)beginif rst='0' thenc_buf <= "0000";--cout<="0000";elsif clk'event and clk='1' and en='0' thenc_buf(3)<=(updown and c_buf(3) and (not c_buf(2)) and (not c_buf(1)) and (not c_buf(0)))or (updown and (not c_buf(3)) and c_buf(2) and c_buf(1) and c_buf(0))or ((not updown) and (not c_buf(3)) and (not c_buf(2)) and (not c_buf(1))and (not c_buf(0)))or ((not updown) and c_buf(3) and (not c_buf(2)) and (not c_buf(1)) and c_buf(0));c_buf(2)<=((not updown) and (not c_buf(3)) and c_buf(2) and c_buf(0))or ((not updown) and (not c_buf(3)) and c_buf(2) and c_buf(1) and (not c_buf(0)))or ((not updown) and c_buf(3) and (not c_buf(2)) and (not c_buf(1)) and (not c_buf(0)))or (updown and (not c_buf(3)) and c_buf(2) and (not c_buf(1)))or (updown and (not c_buf(3)) and (not c_buf(2)) and c_buf(1) and c_buf(0))or (updown and (not c_buf(3)) and c_buf(2) and c_buf(1) and (not c_buf(0)));c_buf(1)<=(updown and (not c_buf(3)) and (not c_buf(1)) and c_buf(0))or (updown and (not c_buf(3)) and c_buf(1) and (not c_buf(0)))or ((not updown) and (not c_buf(3)) and c_buf(1) and c_buf(0))or ((not updown) and(not c_buf(3)) and c_buf(2) and (not c_buf(1)) and (not c_buf(0)))or ((not updown) and c_buf(3) and (not c_buf(2)) and (not c_buf(1)) and (not c_buf(0)));c_buf(0)<=((not c_buf(3)) and (not c_buf(0)))or (c_buf(3) and (not c_buf(2)) and (not c_buf(1)) and (not c_buf(0)));c_overf <= ((not c_buf(3)) and (not c_buf(2)) and (not c_buf(1)) and (not c_buf(0)) and (not updown))or (c_buf(3) and (not c_buf(2)) and (not c_buf(1)) and c_buf(0) and updown);-- cout <= c_buf;end if;end process;overf <= c_overf;cout <= c_buf;end Behavioral;去抖电路:signal cnt_debounce : integer range 0 to 10000000 := 0;signal cnt_sw : integer range 0 to 10000000:= 0;signal max_sw max_debounce : integer ;--定义延时；signal sw_debounced : std_logic; --- 去抖后的按键输出process(clk,rst_n) --- 使用原始的时钟beginif(rst_n = '0') thensw_debounced <= '0';cnt_debounce <= 0;cnt_sw <= 0;elsif clk'event and clk = '1' thenif sw = '0' then --- 按键低电平有效if cnt_debounce = max_debounce thencnt_debounce <= 0;sw_debounced <= '1'; --- 确认按键发生elsecnt_debounce <= cnt_debounce + 1;end if;end if;if sw_debounced = '1' then --- 检测按键是否松开if cnt_sw = max_sw thencnt_sw <= 0;sw_debounced <= '0'; --- 确认按键松开elsecnt_sw <= cnt_sw + 1;end if;sw_debounced <= cnt_sw;end if;end if;end process;动态扫描源代码:library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity decoder3_7 isPort ( in1 : in STD_LOGIC_VECTOR (3 downto 0); --百位in2 : in STD_LOGIC_VECTOR (3 downto 0); --十位in3 : in STD_LOGIC_VECTOR (3 downto 0); --个位clk : in STD_LOGIC;dis_com : out STD_LOGIC_VECTOR (7 downto 0);dout : out STD_LOGIC_VECTOR (7 downto 0)); end decoder3_7;architecture Behavioral of decoder3_7 issignal counter : integer range 0 to 2;signal in_buf : STD_LOGIC_VECTOR(3 downto 0);signal dis_com_buf : STD_LOGIC_VECTOR (7 downto 0);beginprocess(clk,dis_com_buf)beginif clk'event and clk='1' thenif counter = 2 thencounter <= 0;elsecounter <= counter+1;end if;case counter iswhen 0 => dis_com_buf <= "11111110";in_buf <= in3;when 1 => dis_com_buf <= "11111101";in_buf <= in1;when 2 => dis_com_buf <= "11111011";in_buf <= in2;end case;case in_buf iswhen "0000" => dout<="00000011";when "0001" => dout<="10011111";when "0010" => dout<="00100101";when "0011" => dout<="00001101";when "0100" => dout<="10011001";when "0101" => dout<="01001001";when "0110" => dout<="01000001";when "0111" => dout<="00011111";when "1000" => dout<="00000001";when "1001" => dout<="00001001";when others => dout<="00000000";end case;end if;dis_com <= dis_com_buf;end process;end Behavioral;再在顶层模块里把这些器件按原理图连接起来就行了.源程序如下:library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity syn_counter isPort ( en : in STD_LOGIC;updown : in STD_LOGIC;rst : in STD_LOGIC;clk : in STD_LOGIC;dis_com : out STD_LOGIC_VECTOR (7 downto 0);cout : out STD_LOGIC_VECTOR (7 downto 0)); end syn_counter;architecture Behavioral of syn_counter iscomponent decoder3_7Port ( in1 : in STD_LOGIC_VECTOR (3 downto 0); --百位in2 : in STD_LOGIC_VECTOR (3 downto 0); --十位in3 : in STD_LOGIC_VECTOR (3 downto 0); --个位clk : in STD_LOGIC;dis_com : out STD_LOGIC_VECTOR (7 downto 0);dout : out STD_LOGIC_VECTOR (7 downto 0));end component;component counter_dddPort ( en : in STD_LOGIC;updown : in STD_LOGIC;rst : in STD_LOGIC;clk : in STD_LOGIC;overf : out STD_LOGIC;cout : out STD_LOGIC_VECTOR (3 downto 0)); --ABCD 3--0 end component;component divclkPort ( clk : in STD_LOGIC;rst : in STD_LOGIC;out_buff : out STD_LOGIC);end component;component divPort ( RST : in STD_LOGIC;CLK_I : in STD_LOGIC;CLK_O : out STD_LOGIC);end component;component div2Port ( RST : in STD_LOGIC;CLK_I : in STD_LOGIC;CLK_O : out STD_LOGIC);end component;--component div2_counter-- Port ( clk : in STD_LOGIC;-- rst : in STD_LOGIC;-- out_buff : out STD_LOGIC);--end component;--component key_noshake-- Port ( sw : in STD_LOGIC;-- clk : in STD_LOGIC;-- rst_n : in STD_LOGIC;-- sw_out : out STD_LOGIC);--end component;signal out_clk,out_clk2 : STD_LOGIC;signal cout1 : STD_LOGIC_VECTOR (3 downto 0);signal cout2 : STD_LOGIC_VECTOR (3 downto 0);signal cout3 : STD_LOGIC_VECTOR (3 downto 0);signal overf1: STD_LOGIC;signal overf2,overf3 : STD_LOGIC;begin--u0:key_noshake port map(rst,clk,rst,rst1);--u1:key_noshake port map(en,clk,rst1,en1);u2:div port map(rst,clk,out_clk);--u3;div-counter(clk,rst,out_clk2);u3:div2 port map(rst,clk,out_clk2);u4:counter_ddd port map(en,updown,rst,out_clk,overf1,cout1);--个位计数u5:counter_ddd port map(en,updown,rst,overf1,overf2,cout2); --十位计数u6:counter_ddd port map(en,updown,rst,overf2,overf3,cout3); --百位计数u7:decoder3_7 port map(cout3,cout1,cout2,out_clk2,dis_com,cout);end Behavioral;Testbench代码如下:ENTITY SYNTB ISEND SYNTB;ARCHITECTURE behavior OF SYNTB IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT syn_counterPORT(en : IN std_logic;updown : IN std_logic;rst : IN std_logic;clk : IN std_logic;dis_com : OUT std_logic_vector(7 downto 0);cout : OUT std_logic_vector(7 downto 0));END COMPONENT;--Inputssignal en : std_logic := '0';signal updown : std_logic := '0';signal rst : std_logic := '0';signal clk : std_logic := '0';--Outputssignal dis_com : std_logic_vector(7 downto 0);signal cout : std_logic_vector(7 downto 0);-- Clock period definitionsconstant clk_period : time := 20 ns; BEGIN-- Instantiate the Unit Under Test (UUT) uut: syn_counter PORT MAP (en => en,updown => updown,rst => rst,clk => clk,dis_com => dis_com,cout => cout);-- Clock process definitionsclk_process :processbeginclk <= '0';wait for clk_period/2;clk <= '1';wait for clk_period/2;end process;-- Stimulus processstim_proc: processbeginrst<='1';wait for 100 ns;en<='1';updown<='1';rst<='0';wait for 2000 ms;end process;END;四.实验结果与分析五.实验总结通过这次同步计数器的实验，让我明白了计数器的状态机的设计方法，也明白了计数器之间如何相互连接起来，知道了去抖电路的工作原理与设计方法。
同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
中山大学数电实验六 同步计数器的设计
数电实验六同步计数器的设计实验报告一、实验预习1、复习时序逻辑电路设计方法。
时序逻辑电路的基本设计步骤为：化简设计要求 -------→原始状态图 -------→最简状态图 -------→状态分配 -------→选触发器，求时钟、输出、状态、驱动方程 -------→画电路图 -------→检查电路能否自启本实验采用集成下降沿J-K触发器74LS73构成时序电路，其外引线图和符号如下：功能表如下：特性方程为：Qn+1 = JQn + KQn状态转换表如下（X表示无关）：对每个位，作出其次态表，画出其J、K输入的卡诺图，化简后，即得输入方程。
2、按实验内容设计逻辑电路画出逻辑图（在实验内容与步骤中描述）二、实验目的熟悉J-K触发器的逻辑功能，掌握J-K触发器构成同步计数器。
三、实验仪器及器件1、实验箱、万用表、示波器。
2、74LS73×2、74LS00×1、74LS08×2、74LS20×1四、实验内容与步骤1、用J-K触发器和门电路设计一个特殊的12进制计数器，其二进制的状态转换图为：0001 → 0010 → 0011 → 0100 → 0101 → 0110 → 0111 → 1000 →1001 → 1010 →1011 → 1100 → 0001 →…作出次态表如下：对Q0的J输入，作卡诺图如下：化简得Q0J = 1对Q0的K输入，作卡诺图如下：化简得Q0K = 1对Q1的J输入，作卡诺图如下：化简得Q1J = Q0对Q1的K输入，作卡诺图如下：化简得Q1K = Q0对Q2的J输入，作卡诺图如下：化简得Q2J = Q1Q0对Q2的K输入，作卡诺图如下：化简得Q2K = Q1Q0 + Q3对Q3的J输入，作卡诺图如下：化简得Q3J = Q2Q1Q0对Q3的K 输入，作卡诺图如下：化简得Q3K = Q2用proteus 7.4 模拟连接如下：将Q0、Q1、Q2、Q3的输出连接到实验箱右上角的0-1显示器，接连续脉冲后，观察得知驱动方程和电路连接都是正确的。
同步计数器的实验报告
同步计数器的实验报告
《同步计数器的实验报告》
实验目的：
本实验旨在通过搭建同步计数器电路，加深对同步计数器工作原理的理解，掌握同步计数器的设计和应用方法。
实验材料：
1. 74LS74触发器芯片
2. 电路连接线
3. 示波器
4. 示波器探头
5. 电源供应器
实验步骤：
1. 将74LS74触发器芯片插入实验板中，并根据芯片引脚排列连接电路连接线。
2. 将电源供应器连接到实验板上，确保电路接线正确并稳定供电。
3. 使用示波器和示波器探头对同步计数器电路进行观测和测量。
4. 分别输入时钟信号和清零信号，观察同步计数器的输出情况。
5. 调整时钟信号频率，观察同步计数器的计数变化。
6. 记录实验过程中的观察结果和数据。
实验结果：
通过实验观察和测量，我们得出了同步计数器的工作原理和特点。
同步计数器是一种能够根据外部时钟信号进行同步计数的电路，具有稳定性高、精度高的特点。
在实验中我们成功观察到了时钟信号输入后，同步计数器能够按照时钟
信号的频率进行计数，并且在清零信号输入后能够重新从零开始计数。
实验结论：
通过本次实验，我们深入了解了同步计数器的工作原理和应用方法，掌握了同步计数器的设计和调试技巧。
同步计数器在数字电路中具有重要的应用价值，能够实现各种复杂的计数和控制功能。
通过不断的实验和学习，我们将进一步提升对数字电路的理解和应用能力。
计数器设计实验报告心得
计数器设计实验报告心得计数器作为数字电路中重要的元器件之一，在数字电路的设计中扮演了重要的角色。
在计数器设计实验中，我收获了很多，主要有以下10点：1. 实验前需深入了解使用的器件功能和特性。
在实验前，应该对使用的器件所具有的功能和特性有深入的了解，这样才能更好地完成实验目标。
2. 熟悉计数器的基本原理。
在实验过程中，需要熟悉计数器的基本原理和电路结构，这样才能更好地设计和调试计数器电路。
3. 精细化的实验设计过程。
在实验过程中，需要进行详细的实验设计，不应该简单地按照老师提供的原理图进行实验，而是要有针对性地对电路进行优化和改进。
4. 记录电路的实验过程。
在实验过程中，要记录电路的实验过程和变化情况，比如在调试过程中出现的问题，以及如何解决这些问题。
5. 合理利用实验设备。
在实验过程中，需要合理利用实验设备，比如万用表等工具，以便更准确地调试电路，提高电路的可靠性。
6. 计数器电路的测试方法。
在实验过程中，需要掌握计数器电路的测试方法，如测试频率，测试波形等，以便进行计数器电路的调整和检测。
7. 优化计数器电路。
在实验过程中，应该持续优化计数器电路，以求得更好的计数效果，提高电路可靠性。
8. 学习使用仿真软件。
在实验过程中，可以学习使用仿真软件进行计数器电路的模拟和调试，以便更好地进行电路的设计和调试。
9. 熟练掌握数字电路实验的基本操作技能。
在实验过程中，应该熟练掌握数字电路实验的基本操作技能，如电路连接、测频等等。
10. 团队合作和沟通能力。
在实验过程中，应该学会团队合作和沟通，与同学们协作完成实验，加强对数字电路设计和调试的共同理解。
通过本次计数器设计实验，我不仅加深了对数字电路基础理论的理解和掌握，还学会了更加精细的电路设计和调试技巧，这对我的未来学习和研究都有着非常重要的意义。
同步计数器实验报告
同步计数器实验报告集成计数器实验报告实验三集成计数器一、实验目的1、掌握集成计数器构成N进制的计数器的连接方法。
二、预习要求1．熟悉芯片各引脚排列。
2．理解构成模长M进制计数器的原理。
3．实验前设计好实验所用电路，画出实验用的接线图。
三、实验内容1、设计一模长M = 60进制的计数电路。
1）用同步连接反馈预置法实现。
2）用同步连接反馈清零法实现。
2、按设计图连接电路。
CP接频率为1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示器。
3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。
四、实验器材数字逻辑实验箱，74LS160，74LS00，74LS20。
五、实验报告要求1、60进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试过程中出现的问题及解决办法。
六、实验用元件介绍1．集成计数器74LS160本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。
V QQQQ74LS160功能表RDET EP CP D D DD QQ Q Q 0××××××××0 0 0 010××↑D C B A D C B A 110 ××××××保持11×0×××××保持111 1↑××××计数10 1 2 374LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。
74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。
计数器 实验报告
计数器实验报告一、实验目的了解二进制加法器的功能，熟练掌握计数器的原理及使用方法，掌握边沿触发器的使用方法，熟悉数字电路仿真软件的使用。
二、实验器材数字电路实验箱、六个D型触发器74LS74、LED共阳极红色小灯泡六只、电路图、Multisim8软件三、实验原理数字电路中最常用的器件之一就是计数器，它能实现进行计数，计数的结果可以用LED灯进行显示，实现对电子钟、电子秤、电子游戏、电子闹钟等电子产品计时计数的功能。
一、边沿触发器边沿触发器是指在时钟信号变化到某个特定电平（一般为上升沿或下降沿）时，才对输入的信号进行触发，输出信号也就随之改变。
常用的边沿触发器有两类：正跳变沿触发器（上升沿触发器）和负跳变沿触发器（下降沿触发器），其中较实用的是正（上）跳变触发器，它可以用来设计各种功能电路，特别是数字系统的同步电路和时序电路。
二、计数器计数器是实现数字计数的基本模块，它能的实现同步计数、异步计数、分频计数等基本功能。
根据不同的输入输出信号，可以将计数器分为十进制计数器和26进制计数器等。
三、六位十进制同步计数器六位十进制计数器是采用74LS74型D触发器构成，所以常常又简称为“74计数器”。
它由六个D触发器组成，每个触发器的输入端D接收输入，输入端CL接受时钟信号，输出端Q输出。
当时钟信号为高电平时，输入信号会被保存到触发器的输出端，当时钟为下降沿信号时，由于CL的改变，输入信号被锁定在触发器中，成为下次输入信号的输入，作为上一状态信号输出，同时对下一个触发器的输入产生作用。
四、实验步骤1. 打开Multisim软件，建立一个工作区域。
2. 认识74LS74型D型触发器，将其放入工作区域中，并连接相应的管脚，可以看到如下的电路图。
3. 在电路图上，增加一个方波信号源，并将其输入连接到CK端，调整方波周期为1s。
4.给到计数器，依次列出各触发器的Q0、Q1、Q2、Q3、Q4、Q5接口上面的LED灯。
同步计数器的实验报告
同步计数器的实验报告同步计数器的实验报告引言：同步计数器是数字电路中常用的一种电路，它可以实现对输入信号的计数和同步输出。
本实验旨在通过搭建同步计数器电路，探究其工作原理和应用。
一、实验目的：1. 理解同步计数器的原理和工作方式；2. 掌握同步计数器的搭建方法；3. 分析同步计数器的应用场景。
二、实验器材和材料：1. 74LS74型D触发器芯片；2. 74LS47型BCD-7段数码管芯片；3. 电路实验板；4. 连接线。
三、实验步骤：1. 将74LS74芯片插入电路实验板中，注意芯片的方向；2. 连接74LS74芯片的时钟输入端、清零端、D输入端和输出端；3. 将74LS47芯片插入电路实验板中，并连接数码管的输入端；4. 连接电源，开启实验板。
四、实验原理：同步计数器是由多个触发器组成的，每个触发器都具有时钟输入端和输出端。
当时钟信号到来时，触发器根据输入端的电平状态改变输出端的电平状态。
同步计数器的输入信号会依次经过各个触发器，每个触发器都会对输入信号进行计数，当计数达到一定值时，触发器的输出端会产生一个脉冲信号，作为下一级触发器的时钟输入信号，从而实现同步计数。
五、实验结果：根据实验步骤搭建好同步计数器电路后，我们可以观察到数码管上的数字会随着时钟信号的输入而不断变化。
例如，当输入一个低电平信号时，数码管上的数字会逐次加1；当输入一个高电平信号时，数码管上的数字会逐次减1。
这说明同步计数器可以实现对输入信号的计数，并且可以根据需要进行加法计数或减法计数。
六、实验分析：同步计数器广泛应用于各种计数场景中。
例如，在工业自动化中，同步计数器可以用于对生产过程中的产品数量进行计数，从而实现自动化控制；在电子游戏中，同步计数器可以用于计分功能的实现；在计算机中，同步计数器可以用于时序控制和同步信号的生成等。
七、实验总结：通过本次实验，我们深入了解了同步计数器的原理和工作方式，并成功搭建了同步计数器电路。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴ 逻辑抽象，得出电路的状态转换图或状态转换表① 分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
② 定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③ 按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵ 状态化简① 等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
② 合并等价状态，使电路的状态数最少。
⑶ 状态分配① 确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n② 给每个电路状态规定对应的触发器状态组合。
⑷ 选定触发器类型，求出电路的状态方程、驱动方程和输出方程① 根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
② 根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸ 根据得到的方程式画出逻辑图⑹ 检查设计的电路能否自启动① 电路开始工作时通过预置数将电路设置成有效状态的一种。
② 通过修改逻辑设计加以解决。
⑺ 设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴ 符号：图1 J-K触发器符号⑵ 功能：表1 J-K触发器功能表⑶ 状态转换图：图2 J-K触发器状态转换图⑷ 特性方程：Qn1JQnKQn⑸ 注意事项：① 在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
黄红涛实验报告同步计数器
黄红涛实验报告同步计数器学生实验报告实验课名称：硬件描述语言实验项目名称：同步计数器专业名称：电子科学与技术班学级：电子科学与技术一班号：学生姓名：黄红涛教师姓名：程鸿亮________年_11___月__13__日组别_____________________同组同学_ 刘增辉实验日期：年 11 月 13 日实验室名称______ 成绩____ 一、实验名称：同步计数器二、实验目的与要求：实验目的：设计一个同步二十四进制计数器，理解触发器同步计数工作机制，掌握同步触发控制的描述方法以及异步清零的描述方法实验要求：通过编程，实现一个同步二十四进制计数器，要求有1个异步清零端、1个时钟脉冲输入、驱动7段数码管显示的个位和十位信号端，具体接口说明如下图所示：计数时钟脉冲输入；：异步清零信号，高电平有效，此时输出显示为“00”[60]：十位数的7段数码管显示输出； [60]：个位数的7段数码管显示输出；首先在上进行功能和时序仿真，之后通过器件及其端口配置下载程序到开发平台中在硬件实现中，要求：1 用实验平台的按键实现清零()：采用模式2的输入方式，要求用键1实现清零2 用实验平台的数码管实现计数输出的显示：要求使用数码管8显示十位、数码管7显示个位3 用实验平台的发光阵列的8显示进位信号，要求当数码管输出“23”时，进位输出有效4 计数器的时钟信号采用实验平台的0时钟资源：可以通过跳线选择不同的时钟频率，0的时钟范围是～20此频率不能选择的太高，一般应选择16Hz以下，同学们可以调节此跳线观察计数效果三、实验内容：实验步骤：1 打开软件，建立一个新的工程：2 建立文件：3 建立矢量波形文件4 进行功能仿真5 进行时序仿真6 器件的下载四、实验条件：1 操作系统2 开发系统3 杭州康芯硬件开发平台五、实验原理：1．程序流程图：开始_:=_ 10_:=_/10<=__7(_)<=__7(_)结束开始='1'？NYN' ='1'?YN_=23?Y_<=0;co<='0';_<=_+1;co<='0';_<=0;co<='1';结束2硬件设置与调试原理：1）采用模式2的输入方式，用验平台的按键实现清零()，用8作为进位输出指示灯，用数码管8显示十位、数码管7显示个位，当异步清零端为高电平‘1’时，无论当前计数器的输出为多少，即可改变输出结果为“00”，数码管8，数码管7分别显示输出的十位和个位，计数结果直接可以通过数码管的显示数据读出来，当计数到达“23”时，此上面为高电平，正常发光2）计数器的输出信号随时钟信号的变化具有规律性，他们的变化遵循以下规律：C00 1 2 3 4 5 6 7 8 9 0 10 0 0 0 0 0 0 0 0 0 0 0C02 3 4 5 6 7 8 9 0 1 2 30 0 0 0 0 0 0 0 0 0 0 13)计数器的时钟信号采用实验平台的0时钟资源：可以通过跳线选择不同的时钟频率，0的时钟范围是～20此频率不能选择的太高，一般应选择16Hz以下开发平台的适配板上有20时钟资源，通过适配板上的跳线可以选择采用适配板的固定20频率信号或者I/O板上的0时钟资源(此两类时钟在管脚映射表中都称为0，当然对于此实验计数时钟频率不能太高，所以必须通过跳线选择较低的频率)0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 11 0 1 10 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 2 0 1 2 0 12 0 1 2六、源代码： ;__; 24(: _;: __(6 0) co: _);;24_: 0 23;__7(: 0 10) __ _:__(6 0);0=>_:=""; 1=>_:=""; 2=>_:=""; 3=>_:=""; 4=>_:=""; 5=>_:=""; 6=>_:=""; 7=>_:=""; 8=>_:=""; 9=>_:=""; =>_:=""; ;_;__7;:()(='1')_<=0; co<='0';(' ='1')(_=23) _<=0;co<='1';_<=_+1; co<='0';; ;;:(_)_t_t:;_t:=_ 10; _t:=_/10;<=__7(_t); <=__7(_t);; ;七、实验结果与分析：创建波形文件，进行功能仿真：进行时序仿真：实验结果照片正常计数状态，数码管8和数码管7进行输出显示，此时计数到4 清零信号有效，输出为“00”输出为“23”时，进位显示8被点亮八、讨论和回答问题及体会：1、信号与变量值带入有区别在变量的赋值语句中，该语句一旦执行，其值会立即被赋予变量，在执行下一条语句时，该变量的值就为上一句新赋的值而对于信号代入语句，该语句即使被执行也不会立即代入，下一条语句执行时，仍使用原来的信号值故在程序中计数时，要使用变量，否则会报错2、在程序的编写过程中，我们应该首先分析各个端口的优先级顺序，这一点就可以利用语句首先进行判断这一点是用语言进行设计数字逻辑电路的共同点，是我们学习过程中必须掌握的内容3、实验中，需要对每一个端口指定器件的引脚，在引脚指定过程中需要参照开发系统所给的I/O端口映射表，通过开发平台上每个I/O器件附近的I/O编号，在映射表中找到相应的引脚名，填入相应的对话框这一应该特别小心，也是实验最后成败的最为关键的一步4、在实验中所遇到的还有一个问题就是模式的选择，在此实验中，应该选择模式2注意频率资源的选择，选择的频率，但此频率不能选择的太高，一般应选择16Hz以下注意适配板上跳线，若跳线置右，则连接I/O板上的0，跳线置左，则选择适配板上的20时钟这些都是实验中的小问题，在实验中只有养成严谨科学的态度和作风，认真注意各个实验细节，才能保证实验的最后成功。
同步计数器设计
2.选择触发器类型，求驱动方程和输出方程。 2.选择触发器类型，求驱动方程和输出方程。 选择触发器类型 触发器类型： 触发器类型：D 个数： 个数：2
4
2.选择触发器类型，求驱动方程和输出方程。 2.选择触发器类型，求驱动方程和输出方程。 选择触发器类型 状态转换表 输入 X 0 0 0 1 1 1 1 现态 Q1n Q0n 0 0 0 1 1 0 0 0 0 1 1 0 1 1
D0 = Q1 Q 0 + Q 0 X
6
Z 2 = Q1Q1 Q 0 + Q 0 X
D1 = Q1Q0 + Q1 Q0 X
Z 1 = Q1 Q 0 X
Z 2 = Q1Q0 X
7
设计举例
全状态转换表 4. 画全状态图 次 态 驱动信号 输出 输入 现态 X/Z1Z2 X Q1n Q0n Q1n+1Q0n+1 D1 D0 Z1 Z2 0 1 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 0 ☓/00 1 0 0 0 0 0 1 0 0 00 01 1 0 0 0 1 0 1 0 0 0/10 ☓/00 1 0 1 1 0 1 0 0 0 1/01 0/00 1 1 0 1 1 1 1 0 0 11 10 1 1 1 0 0 0 0 0 1 1/00 0 1 1 0 0 0 0 0 0 电路是一个能自启动且满足带进位输出端、模可变的计数器。 电路是一个能自启动且满足带进位输出端、模可变的计数器。
8
设计举例
仿真波形： 仿真波形：
X 1
0 2 0
X＝0，三进制加法计数器 ＝1，四进制加法计数器 ＝ ， X＝ ，
9
10
Q1 Q0 X 00
0 0 1 0
同步计数器VHDL的设计
EDA技术及应用实验报告
——同步计数器VHDL的设计
班级：XXX
姓名：XXX
学号：XXX
一、实验目的：
学习数控分频器的设计、分析和测试方法。
二、实验原理：
同步计数器的功能就是在时钟脉冲的控制下，构成计数器的各触发器状态同时发生变化的一类计数器。
本实验是一个模为60，具有异步复位、同步置数功能的8421BCD码计数器。
三、实验内容和步骤：
1、打开文本编辑器，完成同步计数器的设计。
2、完成同步计数器的设计输入、进行目标器件选择。
3、引脚锁定。
4、编译。
5、对同步计数器设计进行仿真。
四、实验下载并实测
该同步计数器具有异步复位，同步置数功能。
当load=1时，便把输入信号与指导输出端，然后开始计数，计数到60时，LED灯闪烁，计数器从0开始计数。
同步计数器实验报告
同步计数器实验报告同步计数器实验报告引言：同步计数器是数字电路中常见的一种组合逻辑电路，用于实现二进制计数功能。
在本次实验中，我们将通过搭建一个4位同步计数器的电路，来探索其工作原理和性能特点。
一、实验目的本次实验的主要目的是：1. 理解同步计数器的基本原理；2. 掌握同步计数器的电路搭建方法；3. 分析同步计数器的性能特点。
二、实验器材和原理1. 实验器材：- 逻辑门集成电路（IC）：我们使用74LS74型D触发器芯片；- 连线和电源：用于搭建电路连接和供电。
2. 原理：同步计数器是由多个触发器构成的，每个触发器的输出与下一个触发器的时钟输入相连。
当时钟信号触发时，触发器将根据输入信号的状态进行状态转移。
当所有的触发器都完成状态转移后，计数器的输出就会自动递增。
三、实验步骤1. 搭建电路：根据74LS74芯片的引脚功能，将两个芯片按照级联的方式连接起来。
将两个芯片的VCC引脚连接到正电源，GND引脚连接到地线。
将一个芯片的时钟输入引脚连接到一个外部时钟信号源，同时将该芯片的Q输出引脚连接到另一个芯片的时钟输入引脚。
2. 观察实验现象：接通电源后，我们可以观察到计数器的输出从0000开始递增，直到1111，然后再从0000开始重新计数。
这是因为我们使用的是4位计数器，最大计数为15（二进制1111），当计数达到最大值时，计数器会自动清零并重新开始计数。
四、实验结果与分析通过实验，我们可以得出以下结论：1. 同步计数器能够实现二进制计数功能，且能够自动清零并重新计数；2. 通过增加触发器的数量，我们可以扩展计数器的位数，实现更大范围的计数；3. 同步计数器的计数速度受到外部时钟信号的影响，时钟信号越快，计数速度越快；4. 由于同步计数器是由多个触发器级联构成的，其输出在计数过程中可能会出现一定的延迟，需要注意信号的传输时间。
五、实验总结本次实验通过搭建同步计数器电路，我们深入了解了同步计数器的原理和性能特点。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
74x163同步计数器实验报告
74x163同步计数器实验报告篇一：100进制计数器实验报告南京信息工程大学数字电路实验报告学号：20111305062班级：11电信2班姓名：杨天星一、引言计数器电路是一种随时钟输入CP 的变化，其输出按一定的顺序变化的时序电路，其变化的特点不同可将计数器电路按以下几种进行分类：按照时钟脉冲信号的特点分为同步计数器和异步计数器两大类，其中同步计数中构成计数器的所有触发器在同一个时刻进行翻转，一般来讲其时钟输入端全连在一起；异步计数器即构成计数器的触发器的时钟输入CP没有连在一起，其各触发器不在同一时刻变化。
一般来讲，同步计数器较异步计数器具有更高的速度。
按照计数的数码变化升降分为加法计数器和减法计数器，也有一些计数器既可实现加计数又可实现减计数器，这类计数器为可逆计数器。
按照输出的编码形式可分为：二进制计数器、二—十进制计数器、循环码计数器等。
按计数的模数（或容量）分：十进制计数器、十六进制计数、六十进制计数器等。
二、主要设计要求利用74LS163设计模为100的计数器一、电路设计和分析1、74LS163逻辑功能表2、芯片特性74LS163为二进制四位并行输出的计数器，它有并行装载输入和同步清零输入端。
74LS00为四二输入与非门。
74LS20为四输入与非门。
3、设计思路用两个模为10的计数器构成模为100的计数器。
模为10的计数器实现方法：用一个与非门，两个输入取自QA和QD，输出接清零段CLR。
当第9个脉冲结束时，QA和QD 都为“1”，则与非门输出为“0”，并加到CLR端，因CLR为同步清零端，此时虽已建立清零信号，但并不执行，只有第10个时钟脉冲到来后74LS163才被清零。
4、电路仿真第三章一、实验结果分析1、设计结果该设计可以实现0到99循环计数。
2、遇到的问题一开始设计时，只简单完成了2个10位计数器功能，以至于没有考虑到十位清零问题，做出来的是90进制的计数器。
3、解决方法将十位163芯片的ENT引脚与QA 和QD一起通过与非门接到CLR，这样当计数器到99时就会给一个低电平，使十位清零。
计数器实验报告
计数器实验报告实验目的，通过实验掌握计数器的工作原理和使用方法，加深对数字电路的理解。
一、实验原理。
计数器是一种能够按照一定规律进行计数的电路。
在数字电路中，计数器是十分常见的一种元件，它能够将输入的脉冲信号转换为相应的数字输出。
常见的计数器有二进制计数器、十进制计数器等。
二、实验器材。
1. 计数器芯片。
2. 电源。
3. 示波器。
4. 逻辑开关。
5. 连接线。
6. 示波器探头。
三、实验步骤。
1. 将计数器芯片插入实验板中，并连接好电源。
2. 将示波器探头连接到计数器芯片的输出端口。
3. 通过逻辑开关输入脉冲信号，观察示波器上的输出波形。
4. 调整逻辑开关的输入频率，记录下不同频率下的输出波形。
5. 分析实验结果，总结计数器的工作特性。
四、实验结果。
经过实验，我们观察到在不同的输入频率下，计数器的输出波形呈现出不同的计数规律。
当输入频率增加时，计数器的计数速度也随之增加。
通过示波器的观测，我们可以清晰地看到计数器的工作状态，从而加深对其工作原理的理解。
五、实验分析。
通过本次实验，我们深入了解了计数器的工作原理和特性。
计数器作为数字电路中的重要元件，广泛应用于各种计数和计时场合。
掌握计数器的工作原理对于进一步学习数字电路和逻辑设计具有重要意义。
六、实验总结。
本次实验通过实际操作，使我们更加深入地理解了计数器的工作原理和特性。
在今后的学习和工作中，我们将进一步应用和拓展所学知识，不断提高自己的实践能力和创新能力。
七、实验心得。
通过本次实验，我对计数器有了更加深入的了解，也增强了对数字电路的兴趣。
在未来的学习和工作中，我将继续努力，不断提升自己的专业能力，为实现自己的梦想奠定坚实的基础。
以上就是本次计数器实验的实验报告，希望能对大家有所帮助。
谢谢！。
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2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
．②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理．计数器的工作原理 1．递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1J-K触发器符号⑵功能：表1J-K触发器功能表⑶状态转换图：图2J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
③触发器的两个输出负载不能过分悬殊，否则会出现误翻。
④J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。
3．时序电路的设计步骤内容见实验预习。
五、实验内容1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：图412进制计数器状态转换图六、实验设计及数据与处理⑴设计在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。
而数字电路只有0和1两种状态，因此目标电路要表达12种状态需要用4个变量Q1、Q2、Q3、Q4的16种组合中的12种。
现定义十进制数01~12的对应二进制数为输出状态，可得目标电路的状态转换表如下：表212进制同步计数器状态状态转换表本实验选择J-K触发器，根据状态转换表以及J-K触发器特性方程：Qn1JQnKQn得到目标电路方程如下：nnn输出方程：Y0nQ0n、Y1nQ1n、Y2nQ2、Y3Q3驱动方程：Q0一个CP发生一次变化，因此J0K01。
Q1每当Q0为1时，发生变化，因此nJ1K1Q0。
Q2在Q1Q0都为1以及12（即1100的时候）发生变化，因此J2=K2=Q1nQ0n+Q3nQ2nQ3在Q2Q1Q0都为1的时候，以及12的时候发生变化，因此J3=K3=Q0nQ1nQ2n+Q3nQ2n。
状态方程：Q0n1J0Q0nK0Q0nQ1n1J1Q1nK1Q1n篇二：计数器实验报告实验4计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有所示。
1－9－5清除和置数等功能，其引脚排列及逻辑符号如图图5－9－1CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。
加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。
．图5－9－2是由CC40192利用进位输出CO控制高一位的CPU端构成的加数级联图。
图5－9－2CC40192级联电路3、实现任意进制计数(1)用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
如图5－9－4所示为一个由CC40192十进制计数器接成的6进制计数器。
(2)利用预置功能获M进制计数器图5－9－5为用三个CC40192组成的421进制计数器。
外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。
图5－9－3六进制计数器图5－9－4是一个特殊12进制的计数器电路方案。
在数字钟里，对时位的计数序列是1、2、11，12、1、是12进制的，且无0数。
如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了5－5－1－12计数。
图5－9－4特殊12进制计数器三、实验设备与器件直流电源5V、＋ 1．2、双踪示波器3、连续脉冲源4、单次脉冲源5、逻辑电平开关6、逻辑电平显示器7、译码显示器8、CC40192×3CC4011（74LS00）CC4012（74LS20）四、实验内容1、测试CC40192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；CO和BO接逻辑电平显示插口。
按表5－9－1逐项测试并判断该集成块的功能是否正常。
(1)清除令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。
清除功能完成后，置CR＝0(2)置数CR＝0，CPU，CPD任意，数据输入端输入任意一组二进制数，令LD=0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。
加计数 (3)．CR＝0，LD＝CPD＝1，CPU接单次脉冲源。
清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU的上升沿。
(4)减计数CR＝0，LD＝CPU＝1，CPD接单次脉冲源。
参照3)进行实验。
由内容可做实验得，计数端接单次脉冲源，清除端CR、置数端LD、数据输入端D3D2D1D0分别接逻辑开关，Q3Q2Q1Q0接实验设备的一个译码显示输入相应端口ABCD，CO、BO接逻辑电平显示插口，按表5-9-1测试，其结果与表5-9-1相一致。
2、图5－9－2所示，用两片CC40192组成两位十进制减法计数器，输入1Hz连续计数脉冲，进行由00—99递减计数，记录之。
由内容可做实验得，按图5-9-2连接电缆，其中（1）片CPCR1=0LD1=1D接连续脉冲源，两片Q3CPU1=1，BO1接2片CPD2CR2=0LD2=1CPU2=1BO2为借位端。
译码显示器，显示器数值由00开始递减。
3、将两位十进制减法计数器改为两位十进制加法计数器，实现由99—00累加计数，记录之。
由内容可做实验得，接图5-9-2电路，显示器由00开始递增 4、设计一个数字钟移位60进制计数器并进行实验。
由内容可做实验得，将实验3中（2）片接法改为图5-9-3，即进行实验，记录之。
4－9－5、按图5进制计数器12得到特殊由内容可做实验得，按图5-9-4连接电路，得到特殊12进制计数器。
六、实验心得在整个设计的过程中，关键在于时序电路的连接及电路的细节设计上，连接时要特别注意分清各个管脚，要分析原理以及可行的原因，是整个电路可稳定工作。
从中我感觉到每个实验都是要反复实践，其过程可能相当繁琐，但总会有所收获的。
Q0分别接篇三：计数器设计实验报告实验报告实验：班级：姓名：学号：一、实验目的1.熟悉硬件描述语言软件的使用。
2.数序计数器的工作原理和逻辑功能。
3.掌握计数器的设计方法。
二、实验原理计数器是数字系统中使用最多的时序逻辑电路，其应用范围非常广泛。
计数器不仅能用于时钟脉冲技术，而且还用于定时、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。
三、实验内容1.设计一个具有仅为输出信号的十进制加法计数器，要求有异步清零功能及同步使能控制端。
（1）代码libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;e ntityt10isport(clk,rst,en,load:instd_logic;data:instd_logic_vector(3d ownto0);dout:outstd_logic_vector(3downto0);cout:outstd_logi c);endt10;architecturebehavoft10isbeginprocess(clk,rst,en,load)variableq:std_logic_vector(3downto0);beginifrst='0'thenq:=(others=>'0');elsifclk'eventandclk='1'theni fen='1'thenif(load='0')thenq:=data;elseifq'0');endif;endif;endif;endif ;ifq=@1hencout<='1';elsecout<='0';endif;dout<=q;endprocess;endb ehav;（2）编译完成（3）波形（4）网表RTL传输层映射2.设计一个具有进位输出信号的六进制加法计数器，要求具有异步清零功能及同步使能控制端。