计算机组成原理教案(第三章)

3.SRAM存储器芯片实例
2114存储器芯片的逻辑结构方框图
由于读操作与写操作是分时进行的，读时不写，写时不读， 因此，输入三态门与输出三态门是互锁的，数据总线上的信 息不致于造成混乱。
4.存储器与CPU连接
(1) 工作原理
(2) 存储器速度与容量的解决 存储器芯片的容量是有限的,为了满足实际存储器的容量要求， 需要对存储器进行扩展。主要方法有：
读写周期时序图 P82
4.DRAM的刷新
动态MOS存储器采用“读出”方式进行刷新。从上 一次对整个存储器刷新结束到下一次对整个存储器全 部刷新一遍为止，这一段时间间隔叫刷新周期。
常用的刷新方式有三种， 一种是集中式 另一种是分散式 第三种是异步式
集中式
分散刷新方式
异步式刷新方式是前两种方式的结合
1.CE判断:如果地址匹配且在CE之前有效，片上的控制逻辑 在CEL和CER
2.地址有效判断:如果CE在地址匹配之前变低，片上的控制
表3.9 左、右端口读写操作的功能判断
3.4.2多模块交叉存储器
1.
个由若干个模块组成的主存储器是线性编址, 这些地址在各模块有两种安排方式：一种是顺序方式，一 种是交叉方式。
不能重写
一次编程
用户可自行改变产品中某些 存储元
可以根据用户需要编程
只能一次性 改写
多次编程
可以用紫外光照射或电擦 除原来的数据，然后再重新 写入新的数据
可以多次改写ROM中 的内容
2.光擦可编程只读存储器(EPROM)
(1) EPROM基本存储元电路 (2)EPROM实例-2716的内部结构图
工作模式选择
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。
28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。
即在8ms内进行512个周期的刷新。按照这个周期数， 512×2048＝1 048 567，即对1M位的存储元全部进行刷新。
刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式， 或按8ms÷512＝15.5μs刷新一次的异步刷新方式。
5.
DRAM存储器的刷新需要有硬件电路的支持，包 括刷新计数器、刷新/访存裁决、刷新控制逻辑等。 这些控制线路形成DRAM控制器，它将CPU的信 号变换成适合DRAM片子的信号。
输出禁止操作:当输出允许控制端OE处于高电平时， 28F256A
等待操作:当片选信号CE处于逻辑高电平时，等待操作抑制 了28F256A的大部分电路，减少器件功耗。
写操作:当VPP为高电压时，通过指令寄存器实现器件的擦除 和编程 。当CE=0且WE=0时，通过写周期 对指令寄存器进行写入
5.闪速存储器与CPU的连接
例1】 下图是SRAM的写入时序图。其中R/W是读/写命令控 制线，当R/W线为低电平时,存储器按给定地址把数据线上的 数据写入存储器。请指出下图写入时序中的错误，并画出正 确的写入时序图
3.2.2 DRAM存储器
1．四管动态存储元
四管的动态存储电路是将六管静态存储元电路 中的负载管T3，T4去掉而成的
顺序存储器和交叉存储器连续读出4个字所需的时间分别是： t2=mT=4×200ns=800ns=8×10-7s; t1=T+(m-1)=200ns+3×50ns=350ns=3.5×10-7s
顺序存储器和交叉存储器连续读出m=4个字的信息总量都是： q=64位×4=256位
顺序存储器和交叉存储器的带宽分别是： W2=q/t2=256÷(8×10-7)=32×107［位/s］;
W1=q/t1=256÷(3.5×10-7)=73×107［位/s］
3.二模块交叉存储器举例
DRAM芯片二模块交叉存储器方框图 无等待状态成块存取示意图
3.4.3相联存储器
1.相联存储器的基本原理
相联存储器是指其中任一存储项内容作为地址来存取的存储 器。选用来寻址存储器的子段叫做关键字。
存放在相联存储器中的项可以看成具有KEY，DATA这样的 格式。其中KEY是地址，DATA是被读写信息。
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定义
优点
缺点
掩模式 数据在芯片制造过程中就 确定
可靠性和集成度高，价 格便宜
第三章 存储系统
3.1.1 存储器分类
存储元:一个双稳态半导体电路或一个CMOS晶体管或磁性材料。 存储单元 存储器
存储器有各种不同的分类方法
★能★★助写 存按按按只入非储★★，根存信在的器读永且据按储息计按半半磁、存久随顺存存存器的算存导导表高储记机序取储储的可储体体面速器忆存存时器方读保系介存存存(缓的储储间在式写存统R质储储储冲O存器器和计分功性中分M器器器存储：：存算能分的)：。： 储：器任只储机分作存器用用：何能单系用储半磁断、存按元统分的导性电控储某的中内体材后制单种物所容器料信存元顺理起是件做息储的序位的固组成即器内来置作定成的消等容存无用不的存失。都取关，变存储的能，。可的储器存被存分，器储随取为只。器机时主能。存间存读取和储出器而、不辅 随永存机久储读记单写忆元存性的储存物器储理(器位RA：置M断有)：电关既后。能仍读能出保又存能信写息入的的存半储导器体。存储器。
PD/PGM CS
读
未选 中
功率 下降
编程
低
无关
高 由低到 高脉冲
低
高 无
关
高
Vpp Vcc +5V +5V +5V +5V +5V +5V +25V +5V
数据输出 输出 高阻 高阻 输入
例3】 CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线 8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址 空间分配如下：0—8191为系统程序区，由只读存储芯片组成； 8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序
表现
单位
存储空间 字数，
的大小
字节数
主存的速 度
ቤተ መጻሕፍቲ ባይዱ
ｎｓ
主存的速 度
ｎｓ
数据传输速率 位/秒，字
技术指标
节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线 地址译码器:单译码和双译码
CPU与闪速存储器进行连接的逻辑框图
3.4 高速存储器
3.4.1双端口存储器
1.双端口存储器的逻辑结构
双端口存储器是指同一个存储器具有两组相互独 立的读写控制线路,是一种高速工作的存储器。
2K×16位双端口存储器IDT7133的逻辑功能方框图
2.无冲突读写控制
P99 表3.8 无冲突读写控制
3.有冲突的读写控制
VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
4
P97 表3.4 28F256A 工作模式
读操作:片选信号CE是供电控制端，输出允许信号OE用于控 制数据从输出引脚的输出。只有这两个信号同时有效时，才能实 现数据输出。
2.相联存储器的组成
相联存储器框图
在计算机系统中，相联存储器主要用于虚拟存储器中存放分段表、 页表和快表； 在高速缓冲存储器中，相联存储器作为存放cache的行地址之用。这
3.5 cache存储器
3.5.1 cache基本原理
1.cache的功能 2. cache的基本原理
刷新周期为2ms ，完成128行的所有存储元刷新 则需要 2000us / 128 = 15.5us
标准的刷新方式两种 1、只用RAS信号的刷新 2、CAS在RAS之前的刷新
【例2】 说明1M×1位DRAM片子的刷新方法，刷新周期定为8ms
如果选择一个行地址进行刷新， 刷新地址为A0—A8，因此这 一行上的2048个存储元同时进行刷新，
EDRAM的这种结构还带来另外两个优点：
●在SRAM读出期间可同时对DRAM阵列进行刷新。 ●芯片内的数据输出路径与输入路径是分开的，允许在写操
作完成的同时来启动同一行的读操作。
2.EDRAM内存条
一片EDRAM的容量为1M×4位，8片这样的芯片可组成1M×32 位的存储模块。
8个芯片共用片选信号Sel、行选通信号RAS、刷新信号 Ref和地址输入信号A0—A10。
工作区。上述地址为十进制，按字节编址。现有如下存储器芯片： EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位， 4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主 存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路 及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选 多少片。
3.1.2 存储器的分级结构
ＣＡＩ演示
3.1.3主存储器的技术指标
字存储单元 字地址和字节地址
主存储器的主要几项技术指标
指 标
存储 容量
存取 时间
存储 周期 存储 器带 宽
含义
在一个存储器中可以容 纳的存储单元总数
启动到完成一次存储器操 作所经历的时间
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
如图演示
2.多模块交叉存储器的基本结构
四模块交叉存储器结构框图
我们认为模块字长等于数据总线宽度，模块存取一个字的 存储周期为T，总线传送周期为τ，存储器的交叉模块数为m， 为了实现流水线方式存取，应当满足
T=mτ （m=T/τ称为交叉存取度）
交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后 经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样， 连续读取m 个字所需的时间为
★位扩展法：只加大字长，而存储器的字数与存储器芯片字数 一致,对片子没有选片要求.
例: 使用8K×1的RAM存储器芯片,组成8K×8位的存储器
★字扩展法:仅在字向扩充，而位数不变.需由片选信号来区分 各片地址。
例: 用16K×8位的芯片采用字扩展法组成64K×8位的存储器
★字位同时扩展法
5.存储器的读、写周期
t1=T+(m-1)τ
m=4的流水线方式存取示意图如下
而顺序方式存储器连续读取m个字所需时间为 t2=mT.
【例4】 设存储器容量为32字，字长64位，模块数m=4，分别用顺 序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为 64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽 各是多少?
3.2.3主存储器组成实例
W4006AF构成的80386主存储器简图
(1)W4006AF的外特性
① 可以控制两个存储体交叉访问； ② 可以对256KB—16MB的DRAM片子进行访问； ③ 最多可控制128个DRAM片子； ④ 采用CAS在RAS之前的刷新方式。
(2)主存储器组成
有4 个存储模块，每个模块存储容量为1M×32位
3.2.4高性能的主存储器
1.EDRAM芯片
EDRAM芯片又称增强型DRAM芯片，它在DRAM 芯片上集成了一个SRAM实现的小容量高速缓冲存储器 ，从而使DRAM芯片的性能得到显著改进。
1M×4位EDRAM芯片的结构框图
以SRAM保存一行内容的办法，对成块传送非常有利。如果 连续的地址高11位相同， 意味着属于同一行地址，那么连续 变动的9位列地址就会使SRAM中相应位组连续读出，这称为 猝发式读取。
2.
单管存储元电路和四管存储元电路对比
名称
优点
缺点
外围电路比较简
四管存储 元电路
单， 刷新时不需要另加
外部逻辑
管子多，占用的芯片面 积大
需要有高鉴别能力的读出
单管存储
元件数量少，集成 放大器配合工作
元电路
度高
外围电路比较复杂。
3. DRAM存储芯片实例
下图是16K×1位的DRAM存储器片2116的逻辑结构示意图。