数电 四位二进制减法计数器 课设
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学院教学副院长：
201 年 月 日
课程设计任务书
摘要
本文首先在QuartusII8.1中建立名为count10的工程，并用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，继续进行相关操作锁定了所需管脚，将其下载到实验箱。然后通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，由JK触发起的特征方程建立相关方程，进行计算，得出了四位二进制减法计数器（缺0011，0100，0101，0110，1000）的驱动方程。进而在Multisim软件中画出了四位二进制减法计数器的逻辑电路图。经过运行，由红灯的亮灭顺序及绿灯的状态还有在逻辑分析仪里出现与仿真波形一样的波形图。说明四位二进制减法计数器（缺0011，0100，0101，0110，1000）设计成功。
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;
BEGIN
PROCESS (cp,r)
BEGIN
if r='0' then count<="1111";
elsiF cp'EVENT AND cp='1' THEN
if count="1001" THEN
count <="0111";
第二周 1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011，0100，0101，0110，1000），
2.在Multisim环境中仿真实现四位二进制减法计数器（缺0011，0100，0101，0110，1000），
指导教师：
201 年 月 日
专业负责人：
201 年 月 日
关键字：四位二进制减法计数器；JK触发器；驱动方程；仿真波形图；逻辑电路图。
一、课程设计目的
1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境，学会使用逻辑符号及元件画逻辑电路图。
二、课程ຫໍສະໝຸດ Baidu目实现框图
１、如图2-1所示是四位二进制减法计数器的结构示意框图。CP是输入减法计数脉冲，所谓计数，就是计CP脉冲个数，每来一个脉冲计数器就减一个1，当不够减时就向高位错位。
1)点击File->New创建一个设计文件，系统显示如图3-9；
2)选择设计文件的类型为VHDL File；
3)点击OK，系统显示如图3-10，窗口右侧为VHDL的编辑窗口。
4)在编辑窗口中编辑以下程序：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
图3-18是为仿真输入赋值的。如想赋值‘1’，单击 。
（2）单击菜单进行仿真。
仿真结果如图3-20。
3.1.4仿真结果分析
由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制减法计数的功能。其中由于缺了0011，0100，0101，0110，1000五个状态，即缺了十进制数中的3，4，5，6，8四个数，在波形仿真中，在这几个状态处发生跳变，即由0010跳到0111，再由0111跳到1001，然后由1111直接跳回到0000，即完成一个周期的计数，由此循环往复。
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
PORT (cp,r:INSTD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
end count10;
ARCHITECTURE Behavioral OF count10 IS
成绩评定表
学生姓名
高亮
班级学号
1103060128
专业
通信工程
课程设计题目
四位二进制减法计数器
评
语
组长签字：
成绩
日期
20 年 月 日
学 院
信息科学与工程学院
专 业
通信工程
学生姓名
高亮
班级学号
1103060128
课程设计题目
四位二进制减法计数器（缺0011，0100，0101，0110，1000）
实践教学要求与任务:
（6）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
3.1.2调试程序
为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：
（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3-3所示；
（3）点击Next，若目录不存在，系统可能提示创建新目录，如图3-4所示，点击“是”按钮创建新目录，系统显示如图3-5所示；
（4）系统提示是否需要加入文件，在此不添加任何文件；
（5） 点击Next，进入设备选择对话框，如图3-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；
2、根据二进制减法计数器的规律可以画出如图2-2所示的四位二进制减法计数器的状态图。
1111 1100 1011 1010 1001 1000 0111 0110
00000001 0010 0011 0100 0101
三、实现过程
3.1.1 建立工程
(1)点击File –> New Project Wizard创建一个新工程，系统显示如图3-2。
elsif count="0111" THEN count<="0010";
ELSE count <= count-1;
END IF;
END IF;
END PROCESS;
q<=count;
end Behavioral;
5）输入程序后，存盘，如图3-11所示：
6 )点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图3-12所示：
3.1.3 波形仿真
（1）建立时序仿真文件,如图3-13所示，选择“Vector Waveform File”，出现图3-14的界面，在Name空白处击右键，Insert→Insert Node or Bus。
在图3-15中单击
在图3-16中单击 ，再单击 →OK→OK。如图3-17所示：
将仿真文件存盘时，过程与代码存盘一样，文件名字必须与顶层文件同名，即count10，默认即可。
1、了解数字系统设计方法
2、熟悉VHDL语言及其仿真环境、下载方法
3、熟悉Multisim环境
4、设计实现四位二进制减法计数器
工作计划与进度安排:
第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，
包括采用触发器设计和超高速硬件描述语言设计，体会自上而
下、自下而上设计方法的优缺点。
201 年 月 日
课程设计任务书
摘要
本文首先在QuartusII8.1中建立名为count10的工程，并用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，继续进行相关操作锁定了所需管脚，将其下载到实验箱。然后通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，由JK触发起的特征方程建立相关方程，进行计算，得出了四位二进制减法计数器（缺0011，0100，0101，0110，1000）的驱动方程。进而在Multisim软件中画出了四位二进制减法计数器的逻辑电路图。经过运行，由红灯的亮灭顺序及绿灯的状态还有在逻辑分析仪里出现与仿真波形一样的波形图。说明四位二进制减法计数器（缺0011，0100，0101，0110，1000）设计成功。
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;
BEGIN
PROCESS (cp,r)
BEGIN
if r='0' then count<="1111";
elsiF cp'EVENT AND cp='1' THEN
if count="1001" THEN
count <="0111";
第二周 1.在QuartusⅡ环境中用VHDL语言实现四位二进制减法计数器(缺0011，0100，0101，0110，1000），
2.在Multisim环境中仿真实现四位二进制减法计数器（缺0011，0100，0101，0110，1000），
指导教师：
201 年 月 日
专业负责人：
201 年 月 日
关键字：四位二进制减法计数器；JK触发器；驱动方程；仿真波形图；逻辑电路图。
一、课程设计目的
1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境，学会使用逻辑符号及元件画逻辑电路图。
二、课程ຫໍສະໝຸດ Baidu目实现框图
１、如图2-1所示是四位二进制减法计数器的结构示意框图。CP是输入减法计数脉冲，所谓计数，就是计CP脉冲个数，每来一个脉冲计数器就减一个1，当不够减时就向高位错位。
1)点击File->New创建一个设计文件，系统显示如图3-9；
2)选择设计文件的类型为VHDL File；
3)点击OK，系统显示如图3-10，窗口右侧为VHDL的编辑窗口。
4)在编辑窗口中编辑以下程序：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
图3-18是为仿真输入赋值的。如想赋值‘1’，单击 。
（2）单击菜单进行仿真。
仿真结果如图3-20。
3.1.4仿真结果分析
由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制减法计数的功能。其中由于缺了0011，0100，0101，0110，1000五个状态，即缺了十进制数中的3，4，5，6，8四个数，在波形仿真中，在这几个状态处发生跳变，即由0010跳到0111，再由0111跳到1001，然后由1111直接跳回到0000，即完成一个周期的计数，由此循环往复。
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
PORT (cp,r:INSTD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
end count10;
ARCHITECTURE Behavioral OF count10 IS
成绩评定表
学生姓名
高亮
班级学号
1103060128
专业
通信工程
课程设计题目
四位二进制减法计数器
评
语
组长签字：
成绩
日期
20 年 月 日
学 院
信息科学与工程学院
专 业
通信工程
学生姓名
高亮
班级学号
1103060128
课程设计题目
四位二进制减法计数器（缺0011，0100，0101，0110，1000）
实践教学要求与任务:
（6）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具；
（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。
3.1.2调试程序
为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：
（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3-3所示；
（3）点击Next，若目录不存在，系统可能提示创建新目录，如图3-4所示，点击“是”按钮创建新目录，系统显示如图3-5所示；
（4）系统提示是否需要加入文件，在此不添加任何文件；
（5） 点击Next，进入设备选择对话框，如图3-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；
2、根据二进制减法计数器的规律可以画出如图2-2所示的四位二进制减法计数器的状态图。
1111 1100 1011 1010 1001 1000 0111 0110
00000001 0010 0011 0100 0101
三、实现过程
3.1.1 建立工程
(1)点击File –> New Project Wizard创建一个新工程，系统显示如图3-2。
elsif count="0111" THEN count<="0010";
ELSE count <= count-1;
END IF;
END IF;
END PROCESS;
q<=count;
end Behavioral;
5）输入程序后，存盘，如图3-11所示：
6 )点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图3-12所示：
3.1.3 波形仿真
（1）建立时序仿真文件,如图3-13所示，选择“Vector Waveform File”，出现图3-14的界面，在Name空白处击右键，Insert→Insert Node or Bus。
在图3-15中单击
在图3-16中单击 ，再单击 →OK→OK。如图3-17所示：
将仿真文件存盘时，过程与代码存盘一样，文件名字必须与顶层文件同名，即count10，默认即可。
1、了解数字系统设计方法
2、熟悉VHDL语言及其仿真环境、下载方法
3、熟悉Multisim环境
4、设计实现四位二进制减法计数器
工作计划与进度安排:
第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，
包括采用触发器设计和超高速硬件描述语言设计，体会自上而
下、自下而上设计方法的优缺点。