电子科大-数电-数字逻辑设计第七章(5)
2011-2012-2电子科大《数字逻辑设计及应用》期末考试题参考解答
………密………封………线………以………内………答………题………无………效……电子科技大学2011 -2012学年第 二 学期期 末 考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式： 闭卷 考试日期： 20 12 年 07 月 02 日 考试时长：_120___分钟课程成绩构成：平时 30 %， 期中 30 %， 实验 0 %， 期末 40 % 本试卷试题由___六__部分构成，共__6___页。
I. Fill out your answers in the blanks (3’ X 10=30’)1. The inputs of a full-adder are A =1, B=1, C in =1. Then the output C out is ( 1 ).2. If an 74x148 priority encoder has its 0, 2, 4, and 6 inputs at the active level, the active LOW binary output is ( 001 ).3. If an J-K flip-flop with J=1 and K=1 has a 10kHz clock input, the Q output is a (5k ) Hz square wave. 4. A sequential circuit whose output depends on the state and inputs is called a ( Mealy ) state machine. 5. If we observed the waveforms of output Q 1、Q 2、Q 3 of three flip-fl0ps of a counter as the Figure 1, the modulo of the counter should be ( 6 ).Figure 16. State/output table for a sequential circuit is shown as table 1. X is input and Z n is output. Assume that the initial state is S 0, if the input sequence is X =01011101, the output sequence should be ( 11000100 ).CP Q 1 Q 2 Q 3………密………封………线………以………内………答………题………无………效……7.Transition/output table for a sequential circuit is shown in Table 2, X is input and Y is output, the sequential circuit is a modulus ( 3 ) up/down counter.8. A 4-bit linear feedback shift-register (LFSR) counter with no self-correction can have ( 15 ) normal states. 9. A serial sequence generator by feedback shift registers 74x194 is shown in Figure 2, assume the initial state is Q 2Q 1Q 0=110, the feedback function LIN = Q 2/Q 1/ + Q 2Q 0/, the output sequence in Q 2 is ( 110100 ).Figure 210. When the input is 01000000 of an 8 bit DAC, the corresponding output voltage is 2V . The output voltage range for the DAC is ( 0 ~ 7.97 )V .II. Please select the only one correct answer in the following questions.(2’ X 5=10’)1. If a 74x85 magnitude comparator has ALTBOUT=AGTBOUT=0, AEQBOUT=1 on its outputs, the cascading inputs are ( B ).A) ALTBIN=0, AEQBIN=0, AGTBIN=0 B) ALTBIN=0, AEQBIN=1, AGTBIN=0 C) ALTBIN=1, AEQBIN=0, AGTBIN=1 D) ALTBIN=1, AEQBIN=1, AGTBIN=1 2. For an edge-triggered D flip-flop, ( D) is correct.A) a change in the state of the flip-flop can only at a clock pulse edge B) the state that the flip-flop goes to depends on the D inputn+1n 21………密………封………线………以………内………答………题………无………效……C) the output follows the input at each clock pulse D) all of these answers3. An asynchronous counter differs from a synchronous in ( B ). A) the number of states in its sequence B) the method of clocking C) the type of flip-flop used D) the value of the modulus4. A modulus-10 Johnson counter requires ( C ).A) ten flip-flopB) four flip-flopC) five flip-flopD) twelve flip-flop5. The capacity of a memory that has 10 bits address bus and can store 8 bits at each address is ( B ). A) 1024 B) 8192 C) 80 D) 256III. A D Latch and a D Flip-flop are shown in Figure 3. The waveforms of a clock CP and aninput D are shown in Figure 4. Assume the initial state of Q is 1. Try to draw the waveforms of Q of the D Latch and the D Flip-flop. Ignore the delay of the circuit. (15’ )Figure 3CP DttFigure 4Answer:………密………封………线………以………内………答………题………无………效……CP D 锁锁锁锁锁锁QQIn the waveform of the output, the delay of the gate circuit has been taken into consideration. 评分标准：1.锁存器和触发器Q 端波形上升、下降沿正确，得12分；每错一处扣1分，扣完12分为止；2.判断上升沿和高电平状态有效，得3分；错一个扣1分，扣完3分为止。
数字逻辑设计及实践电子科技大学试卷及答案
数字逻辑设计及实践1、存储单元是时序状态机不可缺少的组成部分；（ √ ）2、7485为4位二进制比较器。
如果二进制数A=B ，则其输出必将是Y （A=B ）有效；（Х ）3、所有类型的触发器其状态更新都发生在时钟触发沿上；（Х ）4、米利型时序逻辑的输出仅仅取决于当前现态的值；（Х ）5、穆尔型时序逻辑的输出仅仅取决于当前现态的值；（ √ ）6、异步时序逻辑电路中各个触发器所用的时钟触发沿不完全相同；（ √ ）7、如果两个时序逻辑的状态转换关系以及所选择的触发器都相同，则其逻辑图也相同；（ Х）8、时序逻辑可以没有输出，但是组合逻辑必须有输出；（ √ ）9、要实现模为100的计数器（有效计数循环圈的状态数为100），则需要10片74160（十进制计数器）来实现；（ Х）10、环形计数器的有效状态个数，与其位数相同；（ √ ）1、 将十进制运算（-125-3）转换成带符号的8位（包括符号位）二进制补码运算，其结果为：①. 00000000 ②. 10000000 ③. 11111111 ④. 100000112、请问下列逻辑中，与(A ·B)/相同的逻辑是 ；①. A /+B / ②. A+B ③. A ·B ④. A /·B /3、已知逻辑F(ABC)=Σm (1,3,5,7)，则下面的描述为正确的是：①. F(ABC)=ПM (0,2,4,6) ②. F=C③. F D =Σm (0,2,4,6) ④. F=A+B4、要实现8选1的数据选择器，则地址输入（选择输入）和多路数据端得个数分别为：①. 8、3 ②. 3 、8 ③. 8、8 ④. 3、35、如果实现5-32的译码器电路，需要 个74138（3-8译码器）来实现：①. 2 ②. 3 ③. 4 ④. 86、要实现256进制（模为256）的二进制计数器，需要 个74163（4位二进制加计数器）来实现①. 2 ②. 3 ③. 8 ④. 167、要实现有效状态数为8的环形计数器，则所需移位寄存器中的触发器个数为：①. 8 ②. 4 ③. 3 ④. 28、如果用触发器和门电路来实现12进制的计数器，则至少需要 个触发器：①. 2个 ②. 3个 ③. 4个 ④. 5个9、一个JK 触发器的驱动方程为X K J ==，则其逻辑功能与以下哪种触发器相同：①. JK 触发器 ②. SR 触发器③. D 触发器 ④. T 触发器10、下面关于移位寄存器型计数器的反馈函数的描述不正确的是：①. 反馈函数输入输出到移位寄存器的串行输入端②. 反馈函数是现态的函数③. 反馈函数中可以有存储单元④. 反馈函数是个组合逻辑单元1、下面有关带符号的二进制运算，描述正确的是，其中X 是被加数，Y 是加数，S 为和：①. [X]原码+[Y]原码=[S]原码 ②. [X]补码+[Y]补码=[S]补码③. [X]反码+[Y]反码=[S]反码 ④. [X]原码+[Y]原码=[S]补码2、逻辑函数式AC+ABCD+ACD /+A /C=①. AC ②. C ③. A ④. ABCD3、请问F=A ⊕B 的对偶式=DF①. A+B ②. A ⊙B ③. AB ④. AB /+A /B4、已知门电路的电平参数如下：，，，，V 8.0V V 0.2V V 5.0V V 7.2V max IL min IH max OL min OH ====请问其高电平的噪声容限为：①.2.2V ②.1.2V ③.0.7V ④.0.3V5、下面描述方法，对于一个组合逻辑而言，具备唯一性的是：①.逻辑函数式 ②.真值表③.卡诺图 ④.逻辑电路图6、下面电路中，属于时序逻辑电路的是：①.移位寄存器 ②.多人表决电路③.比较器 ④.码制变换器7、一个D 触发器的驱动方程为Q X D ⊕=，则其逻辑功能与以下哪种触发器相同：①. JK 触发器 ②. SR 触发器③. D 触发器 ④. T 触发器8、n 位环形计数器，其计数循环圈中的状态个（模）数为：①.n 个 ②.2n 个③.2n 个 ④.2n -1个9、n 位扭环计数器，其计数循环圈中的状态个（模）数为：①.n 个 ②.2n 个③.2n 个 ④.2n -1个10、如果用JK 触发器来实现T 触发器，则JK 触发器的驱动端需要做如下的连接：①.J=K=0②.J=K=T③.J=T;K=T’④.J=T’;K=T1、CMOS 集成逻辑OD 门，可以用以线与操作；（√ ）2、三态门的附加控制端输入无效时，其输出也无效；（ Х ）3、三态门的三个状态分别为高电平、低电平和高阻态；（√ ）4、施密特触发输入的门电路，当输入从高电平变换到低电平，和从低电平变换到高电平，它的输出变化轨迹相同；（ Х ）5、组合逻辑和时序逻辑的区别主要在于前者与时间无关，而后者时间的因素必须考虑进去；（ √ ）6、一个逻辑的函数式并不唯一，但是最简的与或表达式是唯一的；（Х ）7、模拟信号是连续的，而数字信号是离散的；（√ ）8、当两个组合逻辑的真值表相同是，则表明这两个逻辑是相等的；（ √ ）9、对于一个优先编码器而言，当输入多个有效时，其输出很难讨论；（Х ）10、串行加法器比超前进位加法器速度更快，且电路更为简单；（ Х）1、以下有关原码、反码和补码的描述正确的是：①.二进制补码就是原码除符号位外取反加1；②.补码即是就是反码的基础上再加1；③.负数的原码、反码和补码相同；④.正数的原码、反码和补码相同；2、下列逻辑表达式中，与D BC C A AB F ///1++=不等的逻辑是：①.///BC C A AB ++②.////D BC C A AB ++③．//C A AB +④．BD C A AB ++//3、已知门电路的电平参数如下：，，，，V 3.0V V 0.3V V 25.0V V 2.3V L I IH OL OH ≤≥≤≥请问其低电平的噪声容限为： ①. 0.05V ②. 0.2V ③. 2.95V ④. 2.7V4、下列逻辑中，与/A Y =相同的逻辑是：①.1A Y ⊕= ②.0A Y ⊕=③.A A Y ⊕= ④./)A A (Y ⊕=5、有如下所示波形图，已知ABC 为输入变量，Y 为输出变量，我们可以得到该逻辑的函数式为：①.AC AB Y += ②.C B A Y ++=③.C B A Y ⋅⋅= ④.///C B A Y ++=6、在同步状态下，下面哪种时序逻辑器件的状态更新仅仅发生在时钟触发沿来临的瞬间，并且状态更新的依据也仅仅取决于当时的输入情况：①.锁存器②.电平触发的触发器③.脉冲触发的触发器④.边沿触发的触发器器7、或非门所构成的SR 触发器的输入为S 和R ，则其工作时的约束条件为：①.1R S =+ ②.0R S =⋅③.0R S //=+ ④.R S =8、要实现有效状态数为8的扭环计数器，则所需移位寄存器中的触发器个数为：①.8 ②.4 ③.3 ④.29、下面的电路，属于组合逻辑的电路是：①.串行数据检测器②.多路数据选择器③.顺序信号发生器④.脉冲序列发生器10、下面哪些器件不能够实现串行序列发生器①.计数器和组合门电路②.数据选择器和组合门电路③.移位寄存器和组合门电路④.触发器和组合门电路1、如果逻辑AB=AC ，则B=C ；（ Х）2、如果逻辑A+B=A+C ，则B=C ；（Х ）3、如果逻辑AB+AC=1，则A=1；（ √ ）4、如果逻辑AB+AC=0，则A=0；（Х ）5、若干个逻辑信号进行异或操作，如果这些信号中逻辑“1”的个数为奇数，则输出结果为1；（ √ ）6、A ⊕1=A /；（ √ ）7、A+A+A=A ·A ·A ；（ √ ）8、对于CMOS 集成门电路而言，与门的结构比与非门的结构更为简单一些；（Х ）9、TTL 逻辑比CMOS 逻辑的运行功耗更低，所以更利于集成；（Х ）10、影响CMOS 集成门电路的运行速度主要是传输延迟和转换时间；（ √ ）图2-5。
数字逻辑设计及应用知识要点及习题解析目录
数字逻辑设计及应用知识要点及习题解析电子科技大学数字逻辑设计及应用课程组编写前言根据教育部高等学校电子信息科学与电气信息类基础课程教学指导分委员会2009年12月修订的“数字电子技术基础”和“数字电路与逻辑设计”课程教学基本要求和电子科技大学数字逻辑设计及应用课程教学大纲的要求，参照目前高校普遍使用的主流教材，我们课程组的部分教师参加编写了这本习题集。
通过对知识要点的概念和习题的讲解分析，帮助读者了解和掌握课程的重点、难点，提高分析问题和解决问题的能力。
全书按照通行教材的重点章节安排，每章分为：1.知识要点2.典型例题解析3.习题4.习题解答四个部分，总结每一章的知识要点，对典型例题进行解析，并对书后的习题进行详尽的分析和解答。
在编写过程中，注意了以下几点：1.根据教学基本要求，对教材各章的知识要点进行明确细致的归纳，在归纳中要特别注重各知识点之间的层次和关联，并对它们的应用和实践要求作出明确的提示，以保证教师在教学中和学生在学习中都能做到心中有数和准确把握。
2.根据知识要点的要求，巩固和加深对基本内容、基本概念、基本方法的理解和运用，建立清晰的解题思路，提高解题的能力和技巧，选择相关的基础型、概念型、实用型、逻辑技巧型和综合应用型的题目作为典型例题，进行题意分析，找出解题思路；对某些例题中的常见错误进行谬误分析，对某些技巧性的例题进行解题技巧分析。
3.习题采用“数字逻辑设计及运用”（姜书艳主编）教材中的部分习题并对其补充，同时在“数字设计原理与实践”（John F. Wakerly）、“数字电子技术基础”（阎石主编）等教材中选择实用型、逻辑技巧型和综合应用型的的题目作为补充。
4.习题解答与习题分开列出。
习题解答不仅仅是拘泥于答案的给出，而且要结合数字电路的特点，对于易错、常错、重点与难点的习题，结合学生在作业中常犯的错误、难懂的问题有针对性地给予详略得当的点拨，同时注意解题方法的指导，以达到启发思维，培养能力的目的。
电子教案《数字电子技术》 第七章(教案)第7章 脉冲波形的产生与整形电路
《数字电子技术》教案第7章脉冲波形的产生与整形电路7.1脉冲信号1．脉冲信号概述从广义上讲，不具有连续正弦波形状的信号，几乎都可以称为脉冲信号，最常见的脉冲波形是方波和矩形波，如图7-1所示。
（a）方波（b）矩形波图7-1 方波和矩形波2．矩形脉冲的特性参数：如图7-2所示为矩形脉冲的实际波形图。
在描述矩形脉冲的特性时，通常会使用图7-2中所标注的参数。
图7-2 矩形脉冲实际波形图（1）脉冲幅度V：脉冲电压的最大变化幅度。
m（2）脉冲宽度t：从脉冲前沿到达0.5m V起，到脉冲后沿到达0.5wV为止的时间。
m（3）上升时间t：脉冲上升沿从0.1m V上升到0.9m V需要的时间。
r（4）下降时间t：脉冲下降沿从0.9m V下降到0.1m V需要的时间。
f（5）脉冲周期T：周期重复的脉冲序列中，两个相邻脉冲之间的时间间隔，有时也用频率f来表示。
（6）占空比q：脉冲宽度与脉冲周期的比值，即w tq。
T7.2施密特触发器施密特触发器具有以下特点：（1）电路状态转换时，输入信号在低电平上升过程或高电平下降过程中，其所对应的输入转换电平各不相同。
（2）电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡。
7.2.1门电路组成的施密特触发器1. CMOS反相器组成的施密特触发器如图7-3所示为CMOS反相器组成的施密特触发器的电路结构和逻辑符号图。
将两级反向器串联起来，同时通过分压电阻把输出端的电压反馈到输入端，就组成了施密特触发器。
（a）电路结构（b）逻辑符号图7-3 CMOS反相器组成的施密特触发器2.施密特触发器的电压传输特性（a）同相输出的施密特触发特性（b）反相输出的施密特触发特性图7-6 施密特触发器的电压传输特性（1）图7-6（a）中，v与I v的高低电平是同相的，所以也将这种O形式的电压传输特性称为同相输出的施密特触发特性。
（2）图7-6（b）中，O v与v的高低电平是反相的，所以也将这种I形式的电压传输特性称为反相输出的施密特触发特性。
电子科技大学《数字逻辑设计及应用》lec17chap7
Q changes only when CLK rises from 0 to 1
5
Digital Logic Design and Application
Timing Diagram for master-slave D F/F
D D Q C Q Qm D Q C Q Q QL
CLK
CLK D Qm Q
6
Q =D(
)
Digital Logic Design and Application
Logic Symbol D Q CLK Q Edge-Triggered CLK D
Q
7
Digital Logic Design and Application
D Latch when CLK is asserted
3. D Flip-Flop with preset and clear
同步(synchronous)是指与时钟同步，即时钟
触发条件满足时检测清零(置位)信号是否有 效，有效则在下一个时间周期的触发条件下 ，执行清零(置位)；
异步 (asynchronous) 是清零 ( 置位 ) 信号有效时
1 J Q CLK K Q Q QN
T
Q QN
T
27
Digital Logic Design and Application
T Flip-Flop with Enable
Function Table
EN
0 1
Q*
Q Q’
D：Q* = D
T：Q* = EN·Q’ + EN’·Q
JK：Q* = J·Q’ + K’·Q
Q* = J·Q’ + (K’+Q’)·Q K’·Q (K·Q)’·Q
电子科技大学22春“计算机科学与技术”《数字逻辑设计及应用》期末考试高频考点版(带答案)试卷号2
电子科技大学22春“计算机科学与技术”《数字逻辑设计及应用》期末考试高频考点版（带答案）一.综合考核(共50题)1.若A+B=A+C，则一定是B=C。
()A.错误B.正确参考答案：A2.相同计数模的脉冲同步计数器和异步计数器相比，前者工作速度快。
()A、错误B、正确参考答案：B3.某门电路对正逻辑而言是与非门，对负逻辑而言则是或非门。
()A、错误B、正确参考答案：B4.移位寄存器T1194工作在并行数据输入方式时，MAMB取值为()A、00B、01C、10D、11参考答案：D5.任何一个逻辑函数的最简与或式一定是唯一的。
()A、错误B、正确参考答案：A6.欲将JK触发器作成翻转触发器，最简单的方法是令J=1，K=1。
()A、错误B、正确参考答案：B7.n级触发器构成的环形计数器，其有效循环的状态数为()A、n个B、2n个C、2n-1个D、2ⁿ个参考答案：A8.n级触发器构成的环形计数器，计数模是()。
A.nB.2nC.2n-1D.2n+1参考答案：A9.TTL电路使用的电源电压VCC=()A、0.2VB、0.8VC、3.6VD、5V参考答案：Dn级触发器构成的计数器最多可计2n个数。
()A、错误B、正确参考答案：B11.和二进制数110101.01等值的十六进制数是()A、35.4B、35.1C、D1.4D、65.2参考答案：A12.数据选择器是一种时序电路。
()A.错误B.正确参考答案：A13.四变量A，B，C，D构成的最小项是()。
A、AB、ABC、ABCD、ABCD参考答案：D14.相同逻辑功能的TTL电路和CMOS电路相比，前者功耗大。
()A、错误B、正确参考答案：B15.属于组合逻辑电路的部件是()A、编码器B、寄存器C、触发器D、计数器参考答案：A16.相同计数模的脉冲同步计数器，使用的触发器个数比脉冲异步计数器多。
()A.错误B.正确参考答案：A17.欲将JK触发器作成翻转触发器，最简单的方法是令J=1，K=1。
电子科技大学“计算机科学与技术”《数字逻辑设计及应用》23秋期末试题库含答案
电子科技大学“计算机科学与技术”《数字逻辑设计及应用》23秋期末试题库含答案第1卷一.综合考核(共20题)1.若A+B=A+C，则一定是B=C。
()A.错误B.正确2.CMOS电路的电源电压只能使用+5V。
()A.错误B.正确3.电平异步时序逻辑电路不允许两个或两个以上输入信号()A、同时为0B、同时为1C、同时改变D、同时出现4.逻辑式A(A+B)(A+B+C)(A+B+C+D)=()A、AB、A+BC、A+B+CD、A+D5.若AB+AC=1，则一定是A=1。
()A.错误B.正确6.下列哪个不是基本的逻辑关系()。
A、与B、或C、非D、与非7.逻辑代数的三种基本运算是()A、与B、或C、非D、相除8.9.10.移位寄存器可以用作数据的串/并变换。
()A、错误B、正确11.欲将JK触发器作成翻转触发器，最简单的方法是令J=1，K=1。
()A.错误B.正确12.扭环形计数器都是不能自启动的。
()A、错误B、正确13.施密特触发器可以用来鉴别脉冲幅度。
()A、错误B、正确14.若A+B=A+C，则一定是B=C。
()A、错误B、正确15.下列说法中，()不是逻辑函数的表示方法。
A、真值表和逻辑表达式B、卡诺图和逻辑图C、波形图和状态图D、逻辑图16.电平异步时序逻辑电路中各反馈回路之间的竞争是由于状态编码引起的。
() T、对F、错17.18.逻辑代数的三种基本运算是()。
A.与B.或C.非D.相除19.下列电路中，是时序电路的是()。
A.二进制译码器B.移位寄存器C.数值比较器D.编码器20.移位寄存器可以用作数据的串/并变换。
()A.错误B.正确第1卷参考答案一.综合考核1.参考答案：A2.参考答案：A3.参考答案：C4.参考答案：A5.参考答案：B6.参考答案：D7.参考答案：ABC10.参考答案：B11.参考答案：B12.参考答案：A13.参考答案：B14.参考答案：A15.参考答案：C16.参考答案：F18.参考答案：ABC19.参考答案：B20.参考答案：B。
数字逻辑设计及应用-电子科技大学ppt课件
0
34 5
D’2 D’1
F1 F2
20 EN
精选编辑ppt
例2用一个ROM实现二进制码到格雷码的转换
• 确定地址和输出
输入变量 为B3、B2、B1、B0，地址为4位；函数R0、 R1、R2 、R3 ，输出为4个，应选用24× 4的ROM
表1.4 格雷码与二进制码关系对照表 十进制数 二进制码 格雷码 十进制数 二进制码 格雷码
D’1
R0
D’2
R1
D’3 D’4
R2 R3
精选编辑ppt
Digital Logic Design and Application (数字逻辑设计及应用)
随机存取存储器(RAM)
在使 用RAM时可以 随时从任 一指 定 地址取 出 （读出）数据，也可以 随时将数据存入（写入）任 何指 定 地址的存储单元 中 去。
D3 A 1 A 0 A 1 A 0 D2 D 1 W 3 W 1
D1 D0
A1A0 A1A0
D2 W3W2W0
A1A0 A1A0 A1A0
D3 W 3 W1
A1A0 A1A0
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NMOS管存储矩阵
VDD
W0 W1 W2 W3
交 叉 点 处 接 有 MOS
管时相当于存1，没
•读/写控制电路：对电路的工作状态 进行控制
片选输入端CS，读/写控制，输出缓冲电路
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擦除操作简单集成度高容量大只读存储器readonlymemoryromdigitallogicdesignapplication数字逻辑设计及应用19例1用一个rom实现如下函数并画出其结点图?将函数写成最小项之和的形式151413121110151413121110abcabcdabcabcd?确定地址和输出输入变量输出为2个应选用22的rom?rom的应用实现组合逻辑函数代码转换字符发生器数学函数表实现时序电路中组合逻辑部分rom也可按ram的级联方式扩展20?画结点图只读存储器readonlymemoryromdigitallogicdesignapplication数字逻辑设计及应用21例2用一个rom实现二进制码到格雷码的转换确定地址和输出输入变量14格雷码与二进制码关系对照表二进制码十进制数最小项二进制码十进制数最小项0000000010001100000100011001110100100011101010111100110010111011111001000110121100101001010111131101101101100101141110100101110100151111100022?画结点图11w12只读存储器readonlymemoryrom23ram用ram时可以随时从任一指定地址取读出数据也可以随时将数据存入写入任何指定地址的存储单元存储的数据便会丢失不利随机存储器dram
电子科大数字电路,期末试题0708-2半期考试
………密………封………线………以………内………答………题………无………效……电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题 期中卷（120分钟）考试形式：闭卷 考试日期 2008年4月26日课程成绩构成：平时 20 分， 期中 20 分， 实验 0 分， 期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2． 与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同 的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。
A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是 （ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （ 与门 ）B. （ 或门 ）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。
电子科大-数电-数字逻辑设计第七章(3)
5 精品资料
T触发器
在每个时钟脉冲有效沿都会改变状态(zhuàngtài)（翻转）
T（toggle）
Q
触发器
T Q
EN Q TQ
具有使能端的 T触发器
T Q
6 精品资料
利用(lìyòng)D、J-K触发器实现T触 发器
利用(lìyò ng)D触发器 利用J-K触发器实现
精品资料
关于(guānyú)电路结构和逻辑功能
电路构成的不同形式
下一状态Q* 与 现态Q及输入之间 在稳态下的逻辑关系
同一逻辑功能的触发器可用不同电路结构实现 主从结构的D触发器、维持(wéichí)阻塞结构的
D触发器 用同一电路结构可做成不同逻辑功能的触发器 维持(wéichí)阻塞结构的：D触发器、J-K触发器
27 27
精品资料
例：时钟同步状态机（D触发器）
下一状态逻辑 产生激励信号
状态存储器 输出逻辑
EN EN
输入(shūrù ) EN’
D0
Q0
MAX 输出(sh
Q0
Q0’
D1
Q1
Q1
激励
Q1’
CLK
28 28
时钟信号
精品资料
当前状态
EN3、由激励方EENN程’ 和触发器特征方程
D0
Q0
得到转移方程（状态方程）
MAX
D触发器Q特0 征方程：Q* = D
Q0* =QQ00’ ·EN’ + Q0’·EN
D1
Q1
Q1* =QQ11·EN’ + Q1’·Q0·EN
Q+1’Q1·Q0’·EN
电子科技大学《数字逻辑设计及应用》20春期末考试
(单选题)1: EPROM是指（）
A: 随机读写存储器
B: 只读存储器
C: 可擦可编程只读存储器
D: 电可擦可编程只读存储器
正确答案: C
(单选题)2: 下面各个组成部分，对于一个时序逻辑来说，不可缺少的是（）A: mealy型输出
B: 输入
C: moore型输出
D: 存储单元
正确答案: D
(单选题)3: n级触发器构成的环形计数器，其有效循环的状态数为（）
A: n个
B: 2n个
C: 2n-1个
D: 2n个
正确答案: A
(单选题)4: 脉冲异步时序逻辑电路的输入信号可以是（）
A: 模拟信号
B: 电平信号
C: 脉冲信号
D: 以上都不正确
正确答案: C
(单选题)5: 组合逻辑电路输出与输入的关系可用（）描述
A: 真值表
B: 状态表
C: 状态图
D: 以上均不正确
正确答案: A
(单选题)6: 一块十六选一的数据选择器，其数据输入端有（??? ??）个
A: 16
B: 8
C: 4
D: 2
正确答案: A
(单选题)7: 数字系统中，采用（）可以将减法运算转化为加法运算
A: 原码。
电子科技大学数字逻辑设计及应用作业
作业提交 21. 现有个 50 个逻辑变量进行异或运算，已知当前输入 50 个逻辑输入中有 27 个为逻辑 1， 其他的为逻辑 0，请问当前输出为 。
(A) 1(B) 0 (C 无法判 )定 [参考答案：A] 分值：5得分： 分系统自动批改于 2019 年 11 月 17 日 20 点 46 分2.已知 74148 为 8 线-3 线二进制编码器，请问，当输入，且时，输出(A 11) (B 10 )0 (C 11 )1 [参考答案：C] 分值：5得分： 分。
系统自动批改于 2019 年 11 月 17 日 20 点 46 分3. 已知 74153 是一个双四选一数据选择器，请写出逻辑 Y 的函数表达式：Y=(A)(B) (C ) [参考答案：A] 分值：5 得分： 分。
系统自动批改于 2019 年 11 月 17 日 20 点 46 分4. 下面有关低电平有效输出的二进制译码器在使能输入有效的前提下，对输出端描述不正 确的是： 。
(A) 每个输出端等价为输入组合所对应的最小项 (B) 每个输出端等价为输入组合所对应的最大项每个输出端等价为输入组合所对应的最小项的 (C) 非 [参考答案：A] 分值：5得分： 分系统自动批改于 2019 年 11 月 17 日 20 点 46 分5.已知 74148 为 8 线-3 线二进制编码器，请问，当输入，且时，输出(A 1) (B 1 )0 (C 1 )1 [参考答案：B] 分值：5得分： 分。
系统自动批改于 2019 年 11 月 17 日 20 点 46 分6. 已知 74153 是一个双四选一数据选择器，请写出下图中逻辑输出的表达式 F= 。
(A)(B)(C ) [参考答案：B] 分值：5 得分： 分系统自动批改于 2019 年 11 月 17 日 20 点 46 分7. 已知 7485 为四位的数值比较器，由它所购建的逻辑电路如下所示，请问，在当前的输入下，输出。
电子科技大学《数字逻辑设计及应用》“数字逻辑”试题.docx
电子科技大学二零零衣至二零零七学年第二学期期末考试试卷评分基本规则数字逻辑设计及应用课程考试题中文A卷（120分钟）考试形式：闭卷考试日期200乙年乙月—日课程成绩构成：平时20分,期中20分,实验_Q_分，期末60分一、填空题（每空1分，共5分）1、C MOS与非门的未用输入端应连接到逻辑（1 ）电平或者输入信号连接端上。
2、D AC的功能是将（数字）输入成正比地转换成模拟输出。
3、512x4 EPROM可存储一个（9 ）输入4输出的真值表。
4、74X163的RCO输出有效条件是：仅当使能信号（ENT ）有效，并且计数器的状态是15。
5、已知二进制原码为（001101）2，问对应的8-bit的补码为（ 00001101 人二、单项选择题：从以下题目中选择唯一正确的答案。
（每题2分，共10分）1、八路数据分配器的地址输入端有（B ）个。
A. 2B. 3C. 4D. 52、以下描述一个逻辑惭数的方法中（C ）只能唯一表示。
A.表达式逻辑图 C.真值表 D.波形图3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（B ）。
A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少4、使用移位寄存器产生重复序列信号“1000001”，移位寄存器的级数至少为（D ）oA. 2B. 3C. 4D. 55、下列各逻辑函数式相等，其中无静态冒险现象的是（D ）。
A. F 二B'C'+AC+A'BB. F 二A'C'+BC+AB'C. F二A'C'+BC+AB'+A'BD. F二B'C'+AC+A'B+BC+AB'+A'C'三、组合电路分析:（共10分）1.求逻辑函数F = AB + A'BC+BC 最简和之积表达式。
(4分)解：F = B 评分标准：1) 、用卡诺图化简：填卡诺图错扣2分；由卡诺图读图错扣2分2) 、公式化简：F=B(A+C+AC)二B((A ，C)+AC)二B 或其他方法。
电子科技大学《数字逻辑设计及应用》20春期末考试.doc
电子科技大学《数字逻辑设计及应用》20春期末考试.doc1.EPROM是指（）A.随机读写存储器B.只读存储器C.可擦可编程只读存储器D.电可擦可编程只读存储器【参考答案】: C2.下面各个组成部分，对于一个时序逻辑来说，不可缺少的是（）A.mealy型输出B.输入C.moore型输出D.存储单元【参考答案】: D3.n级触发器构成的环形计数器，其有效循环的状态数为（）A.n个B.2n个C.2n-1个D.2n个【参考答案】: A4.脉冲异步时序逻辑电路的输入信号可以是（）A.模拟信号B.电平信号C.脉冲信号D.以上都不正确【参考答案】: C5.组合逻辑电路输出与输入的关系可用（）描述A.真值表B.状态表C.状态图D.以上均不正确【参考答案】: A6.一块十六选一的数据选择器，其数据输入端有（??? ??）个A.16B.8C.4D.2【参考答案】: A7.数字系统中，采用（）可以将减法运算转化为加法运算A.原码B.补码C.Gray码D.以上都不正确【参考答案】: B8.四变量A，B，C，D构成的最小项是（）。
A.AB.ABC.ABCD.ABCD【参考答案】: D9.移位寄存器T1194工作在并行数据输入方式时，MAMB取值为（）A.00B.01C.10D.11【参考答案】: D10.三个变量A, B, C一共可以构成（）个最小项A.8B.6C.4D.2【参考答案】: A11.用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为（）。
A.8B.16C.32D.64【参考答案】: D12.下列哪个不是基本的逻辑关系（）。
A.与B.或C.非D.与非【参考答案】: D13.下列逻辑门中，（）不属于通用逻辑门A.与非门B.或非门C.或门D.与或非门【参考答案】: C14.一块数据选择器有三个地址输入端，则它的数据输入端应有（）。
A.3B.6C.8D.1【参考答案】: C15.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）A.状态数目更多B.状态数目更少C.触发器更多D.触发器一定更少【参考答案】: B16.74LS160十进制计数器它含有的触发器的个数是（）A.1个B.2个C.4个D.6个【参考答案】: C17.电平异步时序逻辑电路不允许两个或两个以上输入信号（）A.同时为0B.同时为1C.同时改变D.同时出现【参考答案】: C18.八路数据选择器应有（）个选择控制器A.2B.3C.6D.8【参考答案】: B19.实现两个4位二进制数相乘的组合电路，其输入输出端个数应为（）A.4入4出B.8入8出C.8入4出D.8入5出【参考答案】: B。
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00 0 0 d d d 0 d d d 0 d d d
0
0 0 0
0
0 0 0
0
0 0 0
AB
01 d
00 01 11 10 1 0 0 1 0 1 0 1 1 0 1 1 11 d
Q2Q3
0
0 0 0
0
0 0 0
0
0 0 0
AB
Q2Q3
00 01 11
00 01 11 10 1 0 0 1 0 1 0 1 1 0 1 1
Q1=1 10
22
1
1
1
0
输出方程：Z = Q1·Q2
D2 AB 00 01 11 10 Q2Q3
00 0 01 0 11 0 Q1=0 10 0
最小冒险，未用状态初始状态
Q* = EN·Q’ + EN’·Q
选择有使能端的T触发器
= Q2’·Q1·Q0 + Q2· (Q1’+Q0’)
= Q2’·Q1·Q0 + Q2· (Q1·Q0’)’ EN2 = Q1·Q0
9
5、画逻辑电路图
1 Q0
CLK
EN0 = 1 EN1 = Q0 Q1
EN2 = Q1·Q0
C = Q3· Q2·Q1 Q2
因B而OK，A为1 OK1B
状态含义
18
A0 OK0B OK1 OK1
S*
1
1
因B而OK，A为0 OK0B OK0 OK0 OK1B A1
1、构造状态转换表 2、状态最小化
S 00 01 初始状态 INIT A上捕获一个0 A0 A上捕获一个1 A1 A上连续两个 OK ，A值为0 0 OK0 A上连续两个 OK ，A值为1 1 OK1
STA/0 A11/0 STA/1 A11/0
S*/Z
13
Q 1Q0 A
00
01
Z
4、得到状态方程和输出方程
11 10
0 0 1 0
0 0
d d
1 0
Q1Q0 00 01 11 10 A 0 00/0 00/0 dd/d 00/1 1 01/0 10/0 dd/d 10/0 Q1Q0 Q0 *
00 01 11 10
C
10
设计一个110串行数据检测器
电路检测到输入连续出现110时，输出为1 用A表示输入数据；用Z表示检测结果。
1、得到状态转换表
状态S
A 0 1
开始，等待第一个1 STA STA/0 A1/0 A上捕获一个1 A1 A上连续捕获11 A11 A上连续捕获110 OK STA/0 A11/0 OK/1 A11/0 STA/0 A1/0 S*/Z
激励方程
D2 = Q1·Q3’·A’ + Q1·Q3·A + Q1·Q2·B
D3 = Q2’·Q3’·A + Q1·A
D3
思考：最小成本法D3＝？
25
D1 = Q2’·Q3’ + Q1
激励方程
D2 = Q1·Q3’·A’ + Q1·Q3·A + Q1·Q2·B
D3 = Q2’·Q3’·A + Q1·A
00 01 11
Q1=0 10 d
最小成本，未用状态作为无关项 D2 = Q1·Q3’·A’ + Q3·A+ Q2·B
Q1=1 10
23
1
1
1
0
D1 = Q2’·Q3’ + Q1 D2 = Q1·Q3’·A’ + Q1·Q3·A + Q1·Q2·B
D1
思考：最小成本法D1＝？
24
D1 = Q2’·Q3’ + Q1
S2/0 010
S3/0 011 S4/0 100
2、状态编码
取自然二进制数 000~111 作为 S0 ~ S7 的编码
4
3、构造转移/输出表，求取 状态转移方程 和 输出方程
Q2 Q1 Q0 Q2*Q1*Q0* C S0 S1 S2 S3 S4 S5 S6 S7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 000 S0/0 111 S7/1 110 S6/0 101 S5/0
Q2* Q Q 1 0 00 01 Q2 0 1 0 1 0 1
输出方程：C = Q3· Q2·Q1
8
4、触发器选型，得到激励方程
Q0* = Q0’ EN0 = 1 Q1* = Q1’· ’·Q Q0 + Q1·Q0’ EN1 = Q0 Q2* = Q2’·Q1·Q0 + Q2·Q1’ + Q2·Q0’ 翻转 Q* = Q’（T触发器）
OK0 101 110 A1
100 A0
100 A0
OK1 111 OK1 111
OK1 111 101 A1 Βιβλιοθήκη 11 OK1 OK1 1110
1 1
OK0 110 OK0 110 100 A0 OK0 110
转移/激励表
Q1*Q2*Q3* D1 D2 S*D3
5、触发器选型，得到激励方程和输出方程
A1 A1
0 1 1
A上捕获一个 1 A1 A0 最简单的 分解的 OK，A值为1 OK1
000 100
A0
OK1 OK1 0 准单热点的 OK1 OK1
OK0 OK0 A0 OK0
101
110 111
S*
真的需要一一尝试吗？合理的状态赋值（P412）
20
4、根据状态表和状态编码构造转移/输出表
AB 11 10
Z
A0 OK0
A0
A0 OK0
A0
A1
A1
A1
A1
0
0 0 1 1
OK1 OK1
OK0 OK0 OK1B OK1 A1 A0 OK0B OK0 OK1 OK1
因B而OK，A为1 OK1B
状态含义
19
A0 OK0B OK0 OK1 OK1
S*
1
1
因 B而 OK ，A为 OK ， A值为 0 0 OK0B OK0 OK0 OK1B OK1 A1
17
1、构造状态转换表
S 初始状态 INIT A上捕获一个0 A0 A上捕获一个1 A1 A上连续两个0 OK0 A上连续两个1 OK1 00 01
AB 11 10
Z
A0 OK0
A0
A0 OK0
A0
A1
A1
A1
A1
0
0 0 1 1
OK1 OK1
OK0 OK0 OK1B A1 A0 OK0B OK1 OK1
输出方程：Z = Q1·Q2
6、画逻辑电路图（略）
说明： 最小冒险法 所有未用状态 “安全”状态（ P415图7-52 ） 最小成本法 所有未用状态的下一状态作为无关项 电路的激励方程简单，不够安全（ P416图7-53）
Z = A’·Q1 Q1Q0 A Q1*
00 01 11 10
A
0 0
1 0
0
1
d d
0
1
0 0
1 1
0 0
d d
0 0
Q1* = A·Q1 + A·Q0
14
Q0* = A·Q1’·Q0’
5、得到激励方程
Q0* = A·Q1’·Q0’ = (A·Q1’)·Q0’ + 1’·Q0 Q1* = A·Q1 + A·Q0 = A·Q1 + A·Q0 ·(Q1+Q1’) = A·Q1 + A·Q0 ·Q1 + A·Q0·Q1’
Q1* Q Q 1 0 00 01 Q2
0 1 0 0 1 1
11 10 0 0 1 1
7
3、构造转移/输出表，求取 状态转移方程 和 输出方程
Q2 Q1 Q0 Q2*Q1*Q0* C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 Q0* = Q0’ Q1* = Q1’·Q0 + Q1·Q0’ Q2* = Q2’·Q1·Q0 + Q2·Q1’ + Q2·Q0’ 11 10 1 0 0 1
11 10
0 0 1 1
6
3、构造转移/输出表，求取 状态转移方程 和 输出方程
Q2 Q1 Q0 Q2*Q1*Q0* C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 Q0* = Q0’ Q1* = Q1’·Q0 + Q1·Q0’
21
D2 AB 00 01 11 10 Q2Q3
00 0 01 0 11 0 Q1=0 10 0
最小冒险，未用状态初始状态
Q1Q2Q3 000 100 101 110 111 AB 00 01 11 10 100 100 101 101 110 110 101 101 100 100 111 111 110 110 111 101 100 110 111 111 Q1*Q2*Q3* D1 D2 D3 Z 0 0 0 1 1