maxplus实验步骤
4位串行进位加法器Max+plus II仿真
VHDL与复杂数字系统设计
上机实验1：开发工具Max＋plus II的使用
一、实验目的：
1、学习开发工具Max＋plus II的安装；
2、掌握图形输入法设计简单逻辑电路的操作步骤。
二、实验内容：
1、利用基本元件库,采用图形输入法设计四位并行全加器电路；
三、实验过程：
1、一位全加器电路
原理简述：两个一位数相加，则令S为相加的和，而CO为向高位的进位。
2、电路原理图：
3、电路检查：
4、电路符号图：
2、4位串行进位加法器
原理简述：四位串行进位加法器就是将四个一位加法器串联，低一位的进位就是上一位的CI输入。
最低位的进位为低低电平（没有进位）。
电流原理图
电路检查：
有以上的电路图所仿真得出的波形图为：
图形与理论的结果相同。
结论：四位串行进位加法器的电路图就是以上所得的电路图。
与实际的图形相比有延时。
但总的图形是非常吻合的。
eda讲义——7个的
实验一 maxplusII 软件的初步使用（图形的设计）一、实验目的：1、初步掌握Max+PlusII 软件的基本操作与应用。
2、初步了解可编程器件的设计全过程。
二、实验仪器： 1. 电脑一台 2. 实验箱一个三、实验内容：（一）设计输入：１、软件的启动：单击“开始”进入“程序”选中“Max+PlusII 10.1 BASELINE ”，打开“”MaxplusII 软件，如图1.1-1所示。
２、启动File\New 菜单，弹出设计输入选择窗口，如图1.1-2所示：３、选择Graphic Editor File ，单击OK ，打开原理图编辑器，进入原理图设计输入电路编辑状态。
如图1.1-3所示。
４、设计输入1）放置一个器件在原理图上 01.1-4图1.1-1图1.1-2图1.1-3 图1.1-4b 、在光标处输入元件名称（如：input ，output ，and2，and3，nand2，or2，not ，xor ，dff 等）或用鼠标点击库元件，按下OK 即可。
c 、如果安放相同的元件，只要按住Ctrl 键，同时用鼠标按左键拖动该元件复制即可。
d 、一个完整的电路包括：输入端口input 、电路元件集合、输出端口output 。
e 、图1.1-5为３-８译码器元件安放结果。
２）添加连线到器件的引脚上：把鼠标移到元件引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。
３-８译码器原理图连线后如图1.1-6所示。
３）标记输入／输出端口属性分别双击输入端口的“PINNAME ”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。
本译码器的三输入端分别标记为：A 、B 、C ；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、D7。
如图1.1-7所示。
４）保存原理图单击保存按钮图表，对于新建文件，出现类似文件管理器图框，请选择保存路径/文件名称保存原理图，原理图的扩展名为.gdf ，本实验中取名为test1.gdf 。
MAXPLUSⅡ的使用
2.输入设计项目和存盘 输入设计项目和存盘
点击
点击
2.输入设计项目和存盘 输入设计项目和存盘
任一位置双击或 右键单击
2.输入设计项目和存盘 输入设计项目和存盘
可输入所需元件名 如：input，and2， ， ， Vcc，gnd ，
元件库中的元件
点击
Prim库：基本逻辑元 库 件库， 与门， 件库，如：与门，非门 Mf库：宏功能元件库， 库 宏功能元件库， 如：74161，74138 ， Mega_lpm库:可调参 库 可调参 数库，如可调模值的计 数库， 数器， 数器，RAM Edif库：和Mf库类似。 库类似。 库 库类似
6.1 建立波形文件
单击 单击
6.2 输入信号节点
6.2 输入信号节点
单击
单击
单击
6.3 设置波形参量
消去该项以 便能任意设 置输入电平 位置
6.3 设置波形参量
可选10µs以 以 可选 便观察
6.4 为输入信号加上激励
选择某个对象来移动， 复制，剪切等操作 对其赋值
输入或编辑文字
选中某段波形，并直接
6.5 保存仿真波形
单击
6.6 波形仿真
单击
6.7 仿真后的波形
7.包装元件入库 包装元件入库
7.包装元件入库 包装元件入库
单击
8.顶层原理图文件调用底层元件
用户库单击
设定后可看到工程路 径指向
3.将当前设计设为工程 将当前设计设为工程
如果需要设定为工程的文件没有打开： 如果需要设定为工程的文件没有打开：
点击
4. 选定目标器件
单击
该项不要选中
5. 文本编译和排错
5. 文本编译和排错
MAXPLUS使用
MAX+PLUSⅡ软件的使用一、 实训目的1.掌握图形设计方法；2.熟悉MAX+PLUSⅡ软件的使用及设计流程；二、实训器材PC机一台\示波器、JH5006实验箱、下载电缆一根（已接好）、导线若干和示波器。
三、实训要求1.要求复习《数字电路》中与本章相关的知识；2.熟悉VHDL教材中的关于逻辑门电路和各类触发器的VHDL描述方法；3.正确地进行VHDL程序设计；4. Max+开发系统的操作与应用四、实训原理与内容因为本实验中下载电缆使用的时Altera公司的ByteBlaster下载电缆，它通过并口与计算机相连，在Windows95/Windows98下可直接使用，但在Windows2000下需要进行以下设置后才可使用。
具体步骤如下：1、选择控制面板中的增加或删除硬件选项进入增加或删除硬件向导；2、选择next按钮两次，进入选择一个硬件器件窗口中，在器件中选择增加一个新的器件，然后选择next按钮；3、在接下来的窗口中选择“我想从列表中选择一个新的硬件”，然后选择next按钮；4、在硬件类型窗口中选择“Sound,video and game controllers”,然后选择next按钮；5、出现的“选择一个器件驱动”窗口中选择右下脚的“have disk…”按钮；6、在弹出的“Install from disk”窗口中选择browse按钮，在弹开的窗口中选择maxplusⅡ安装目录下的Drivers\win2000\win2000.inf文件，然后选择OK 按钮；以下按照Windows向导进行操作即可，最后需要重新启动计算机。
五、实训步骤利用FPGA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。
MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功能块LPM库。
MAX_PLUS2使用
2、选择gdf后缀
湖北众友科技EDA工作室
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步骤3:将设计项目设置成工程文件 为了使MAX+ plusII能对输入的设计项目按设计者的要求进 行各项处理，必须将设计文件设置成当前Project。
末设置时
2020/1/4
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步骤3:将设计项目设置成工程文件 如果设计项目由多个设计文件组成，则应该将它们的主文件， 即顶层文件设置成Project。
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步骤2:输入设计项目和存盘
(2)在弹出的“New”对话框中选择“File Type”中为原理 图编辑输入项“Graphic Editor file”，按“OK”后将打 开原理图编辑窗。
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步骤2:输入设计项目和存盘
“New”对话框说明
选择该项可建立一个图形输入文 件文件格式使用默认格式：gdf
可编辑用户生成的符号文件
建立文本输入文件，如 VHDL，Verilog HDL,mif文件
可建立波形文件
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步骤2:输入设计项目和存盘 (3)在原理图编辑窗中的任何一个位置上双击鼠标，将弹出输 入元件项“Enter Symbol”的对话框。
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步骤9:设计顶层文件 (1)依照前面的步骤2，新建f_adder.gdf文件，调入半加器。
步骤9:设计顶层文件 (2)可以将前面的步骤看成是完成了一个底层元件的设计，并 被包装入库。现在利用已设计好的半加器，完成顶层项目全 加器的设计，详细步骤可参考前面的设计流程。这里不再详 述。
补充说明:多层设计流程与单一层次设计完全一样,此时低层次的 设计项目只是高层次项目(顶层设计)中的某个或某些元件,而当 前的顶层设计项目也可成为更高层设计中的一个元件。
1位全加器的设计max
实验三1位全加器的设计一、实验目的：熟悉Alter公司的Max+Plus II软件，掌握采用EDA技术进行设计的过程，学会使用原理图和VHDL语言的两种方法进行电路设计。
二、实验内容：1、编写2输入或门的VHDL程序。
2、编写半加法器的VHDL程序。
3、采用原理图方法设计全加器。
4、进行逻辑编译、综合和优化。
5、进行软件仿真。
三、实验步骤：1、建立新目录：如e:\example；2、第一次运行MAX+PLUS II——进入MAX+PLUS II双击MAX+PLUS II 图标：或：开始→程序→Altera→3、创建VHDL源程序A：创建2输入或门的VHDL源程序：ORM2.VHD（1）生成一个新的文本文件：按屏幕上方的按钮，或选择“file”→“new…”，出现对话框：选择Text Editor file（文本编辑方式），然后按下OK按钮，会出现一个无标题的文本编辑窗口——Untitled-Text Editor。
（2）在编文本辑窗口中输入2输入或门的VHDL源程序：ORM2.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ORM2 ISPORT (A,B: IN STD_LOGIC;C: OUT STD_LOGIC);END ORM2;ARCHITECTURE ART1 OF ORM2 ISBEGINC<=A OR B;END ARCHITECTURE ART1;（3）保存文件：按工具栏中的按钮，或选择File→Save，出现对话框：在File Name（文件名）栏中输入文件名，如ORM2.vhd在驱动器选择栏选刚刚建立的项目路径所在的驱动器，如e：在路径栏选择所建立的项目路径，如：example在Automatic Extension（自动扩展名）的下拉菜单中选择.vhd按键，就把输入的文件存放在了目录e：\example中了。
此时，所有的标识符都变色。
Maxplus II 指导
和图标
以激活编辑器。
另一种是从工作主界面的菜单栏，如图 1-1 所示，进入 Options（选择）下拉菜单，选取 License setup…，打开 License setup 对话框，如图 1-2 所，由 Browse 找到 License 所在的路径，加入到 License File or Server Name 输入框中，点击 OK 即可。
注释：
FPGA —— Field Programmable Gate Array，现场可编程门阵列。
CPLD —— Complex Programmable Logic Device，复杂可编程逻辑器件。
Altera 公司的 FPGA/CPLD 有以下系列：Classic、ACEX1K、MAX5000、MAX7000、MAX9000、 FLEX6000、FLEX8000、FLEX10K、FLASHLogic 等。在 Maxplus II 的 Device 列表中包含了以上系列 的器件。
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2620762.doc
Writed by 汪原
8—— 将输入的设计设置为当前项目 9—— 显示顶层设计 10—— 检查并保存 11—— 保存并编译 12—— 保存并仿真
画图工具栏：这组工具栏位于图编辑器的左边，用来画逻辑电路图。
—— 选取对象框，对其作常规操作 —— 插入文本 —— 画直角形连接导线 —— 画线形导线
Maxplus II 的主界面有标题栏、菜单栏和工具栏。如图 2-1 所示：
图 2-1 主界面的各栏目 标题栏指示当前保存文件的路径。 菜单栏有五项，一般先启用前两项，Help 随时可用，第三和第四项在编辑区使用。
MAX+plus II 的下拉菜单囊括了该软件的功能，可称之为主菜单。
除法器maxplus2
哈尔滨工业大学（威海）数字电子技术实验报告姓名*：班级*：学号*：同组人*：指导教师*：日期*：*注：需要同学用蓝色或黑色钢笔或圆珠笔手工签写！有符号5位整数除法器设计与制作一、实验目的进一步掌握现代大规模可编程数字逻辑器件的开发应用方法。
二、提供的实验条件1.软件：MAX-plusⅡ。
2.仪器和设备：计算机、EDA实验箱。
三、实验内容设计一个两个五位数相除的整数除法器。
用发光二极管显示输入数值，用7段显示器显示结果。
除数和被除数分两次输入。
四、实验报告具体内容1.顶层文件图：仿真时序图：2.输入模块：源代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY inputs ISPORT( ip:in std_logic_vector(4 downto 0);clk1,clk2:in std_logic;beichu,chushu:out std_logic_vector(4 downto 0));END inputs;ARCHITECTURE shuju OF inputs ISBEGINPROCESSBEGINif clk1='1'thenbeichu<=ip(3 downto 0);end if;if clk2='1'thenchushu<=ip(3 downto 0);end if;END PROCESS;END shuju;功能：clk1=1时的输入值为被除数；clk2=1时的输入值为除数。
模块图：仿真时序图：3.除法器模块：源代码：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY miaomiao ISPORT(beichu,chushu : IN STD_LOGIC_VECTOR( 4 downto 0); yushu : OUT STD_LOGIC_VECTOR( 3 downto 0);shang : OUT STD_LOGIC_VECTOR ( 4 downto 0));END miaomiao;ARCHITECTURE a OF miaomiao ISSIGNAL remain0,remain1,remain2,remain3 :STD_LOGIC_VECTOR( 6 downto 0);SIGNAL diver0,diver1,diver2,diver3 : STD_LOGIC_VECTOR( 6 downto 0);BEGINPROCESS (beichu,chushu)BEGINshang(4)<=beichu(4) xor chushu(4);remain3 <= "000" & beichu(3 downto 0);diver3 <= chushu(3 downto 0) & "000";if remain3 >= diver3 thenshang(3) <= '1';remain2 <= diver3;elseshang(3) <= '0';remain2 <= remain3;END IF;diver2 <= "0" & chushu(3 downto 0) & "00";if remain2 >= diver2 thenshang(2) <= '1';remain1 <= remain2 - diver2;elseshang(2) <= '0';remain1 <= remain2;END IF;diver1 <= "00" & chushu(3 downto 0) & "0"; if remain1 >= diver1 thenshang(1) <= '1';remain0 <= remain1 - diver1;elseshang(1) <= '0';remain0 <= remain1;END IF;diver0 <= "000" & chushu(3 downto 0);if remain0 >= diver0 thenshang(0) <= '1';yushu <= remain0 - diver0;elseshang(0) <= '0';yushu <= remain0(3 downto 0);END IF;END PROCESS;END a;模块图：仿真时序图：说明：符号通过异或实现：两符号相同，商符号为0；两符号相异，商符号为1.利用移位相减方法实现除法:先将被除数左边补三个零，除数右边补三个零，补成两个七位数，除数的第一于是，原被位对应除数的最后一位。
Maxplus软件的基本操作实验报告
实验一Maxplus 软件的基本操作一、实验目的1、熟悉Maxplus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2、熟悉VHDL语言，用VHDL语言写简单的程序3、熟悉组合逻辑设计的一般方法4、用逻辑图和VHDL语言设计一个异或门二、实验原理异或门是一种用途广泛的门电路。
典型应用都是作为加法器的单元电路。
异或门是2输入门，如果恰好输入之一为1，则输出为1.换句话说，如果两个输入是不同的，则异或门产生1输出。
即输入相同则输出为1，输入相异则输出为1。
逻辑组合：’·Y + X · Y’三、实验内容用VHDL语言设计一个异或门，当输入端同时输入0或1时，异或门产生1输出，否则，产生0输出。
运用Maxplus软件，仿真异或门的波形图。
逻辑符号图：四、真值表五、电路图输出函数的逻辑等式：OUT = (A’· B + A · B’)电路图：六、实验步骤1、根据真值表编写程序；2、进行仿真（仿真波形以及电路验证）；3、延时分析七、实验解答1、异或门源代码异或门：******************************************************************** LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor2 ISPORT(a,b: IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY xor2;ARCHITECTURE bhv OF xor2 ISBEGINc<=a XOR b;END ARCHITECTURE bhv;2、波形仿真3、延时分析八、实验总结1、保存时，文件名一定要与实体名相同。
2、在仿真波形图之前一定要保存，并重新进行编译。
3、在波形图中观察静态冒险。
4、在programmer之前要再一次编译，否则出现的是前一个的结果。
MAXMAX+PLUS2的使用
基于MAX+plusII的文本输入设计方法[ 2007-7-25 10:50:00 | By: zhangkai ]虽然本节介绍的是基于MAX+plusII的文本输入设计方法，但其基本设计流程是具有一般性，因而，设计的基本方法也完全适合于其它EDA工具软件。
作为实验准备，本节将介绍利用MAX+plusII进行VHDL文本输入设计的基本方法和流程。
一、编辑输入并存盘VHDL原文件首先应该建立好工作库目录，以便设计工程项目的存储。
作为示例，在此设立目录为：E:\muxfile，作为工作库。
以便将设计过程中的相关文件存储在此。
任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
一般不同的设计项目最好放在不同的文件夹中，注意，一个设计项目可以包含多个设计文件，如频率计。
图1-1进入Max+plusII建立一个新的设计文件可利用WINDOWS资源管理器，新建一个文件夹。
假设本项设计的文件夹取名为muxfile，在E盘中，路径为：E:\ muxfile。
注意，文件夹不能用中文。
接下去是打开MAX+ plusII，选择菜单“File”à“New…”，出现如图1-1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
在出现的“Untitled - Text Editor”文本编辑窗(图1-2)中键入图1-2所示的VHDL程序(2选1多路选择器)，输入完毕后，选择菜单“FileàSave”，即出现如图1-2所示的“Save As”对话框。
首先在“Directories”目录框中选择已建立好的存放本文件的目录E:\MUXFILE(用鼠标双击此目录，使其打开)，然后在“File N ame”框中键入文件名MUX21A.VHD，按“OK”按钮，即把输入的文件放在目录E:\MUXFILE 中了。
Maxplus软件的基本操作实验报告
实验一Maxplus软件的基本操作一、实验目的1．熟悉Maxplus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2．用逻辑图和VHDL语言设计一个异或门。
二、实验内容1．用VHDL语言设计一个异或门2．用Maxplus软件仿真波形图3．设计芯片三、实验方法1．启动Maxplus II2．新建一个文本编辑文件，输入异或设计的VHDL语言3．编译。
点击file→save as,保存文件名为entity名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并编译，出现0 error，0 warnings则编译通过。
4．仿真波形。
点Max+plus II→Waveform editor,出现波形图的设置界面，然后点Node→Enter Nodes from SNF→list,将输入输出端添加到界面，并设置其周期和输入波形，保存后，点Max+plus II→Simulator，即可仿真出输出的波形。
5．设计芯片。
点Max+plus II→Floorplan editor，将Unassigned Nodes & 栏中，电路的输入输出节点标号直接用鼠标“拖到” 想分配的引脚上(a:88,b:89,c:12),点Max+plus II→programmer→configuer,然后就可以操作试验箱，观察异或门的工作情况。
四、实验过程异或门（XOR）用途：异或门是一种用途广泛的门电路。
典型应用是作为加法器的单元电路。
逻辑图真值表A B OUT0 0 00 1 11 0 11 1 0VHDL程序数据流描述：波形图芯片引脚分配四、实验总结初次使用Max plus,感觉它既新奇又复杂，再加上它的纯英文操作，增加了此软件的使用难度，不过由于对新事物的好奇，第一次实验还是比较有意思的。
实验初期，我们只能将VHDL语言写出来，对着一串代码我们却不知道如何处理，后来看过老师的操作后便初步会仿真波形和设计芯片了，并成功的将异或门写入芯片，完成其功能。
maxplus2教程
EDA(VHDL & FPGA)实验指导教程编者林海波长春工程学院电子信息教研室前言本实验指导教程是EDA（VHDL & FPGA）上机实验指导教材，上机实验前，学生应依照教师指定的实验项目，认真预习实验内容，提前确定实验方案、初步设计实验项目的逻辑电路图或编写、设计VHDL程序，编制VHDL程序清单。
上机实验是一个验证和调试过程，只有充分的预习才能最大的发挥学习效果。
学生在实验教学中要认真依据要求完成每个实验项目，并按照要求详细撰写本书中指定实验项目的实验报告。
教师批阅后，将报告发回。
学生所获得的成绩将作为平时上机实验成绩的一部分，记入期末的考核成绩。
在期末必须上交全部实验报告，并装订存档，不及时交回者，实验成绩记为零分。
本实验指导教程可以作为《VHDL与数字系统设计》课程的实验指导书使用，也可以作为《EDA（VHDL）课程设计》的参考书使用。
《VHDL与数字系统设计》课程组2009年5月第一章 MAX+PLUS Ⅱ EDA 软件操作第一节 逻辑设计的输入方法逻辑设计的输入方法有图形输入、文本输入等。
输入方法不同，生成的文件格式也有所不同。
我们分别以图形输入法和文本输入法介绍MAX+plus II 软件的使用方法。
1.1 图形设计输入法我们将用一简单的实例介绍该输入法。
启动MAX+plus II ，该管理器窗口被打开。
1. 项目的建立用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与项目名相同。
编译器时对项目中的顶层文件进行编译，所以必须确定一个文件作为当前项目。
对于每个新的项目应该建立一个单独的子目录，当指定项目名称时，也就同时指定了保存该设计项目的子目录名。
建立项目名称的步骤如下：1．在File 菜单中选择Project 的Name 项（图1.1），将出现图1.2对画框。
图1.1图1.22．在Project Name 框内，键入设计项目名（注意：一定是英文名）和所选的路径，单击OK 。
MAX+PLUSII软件介绍二
6.4 图形的层次化设计和BUS使用6.4.1层次化设计数字系统设计通常采用自顶向下与自底向上相结合的方法，在MAX+PLUSII中，可利用层次化设计方法来实现数字系统的设计。
一般是先组建底层设计，然后设计顶层。
下面设计能给出时、分和秒的时钟。
首先建立一个新的图形设计文件“counter60.gdf”，对其编译、仿真以保证正确。
注意连线命名。
完成设计后执行File→Create Default Symbol生成“counter60”即编译成用户库中的一个元件。
然后建立顶层设计文件“clock.gdf”6.4.2 BUS使用BUS泛指多个信号线的组合，可以减轻设计中重复连线，清楚易读。
6.5 语言描述输入法8.2 ALTERA开发环境使用入门ALTERA公司的MAX+plusII是其中较常被使用的EDA开发环境，它操作方便、功能强大，提供了原理图输入和VHDL语言输入功能，在环境中可以完成编译、查错、设计驱动信号、逻辑功能模拟、时序功能模拟、对FPGA/CPLD芯片编程等功能。
MAX+plusII支持下列FPGA/CPLD器件的编程：FPGA器件包括ACEX1K系列、FLEX系列；CPLD器件MAX系列。
下面以VHDL语言输入设计为例，一步一步描述在MAX+plusII开发环境中如何完成EDA的设计流程。
原理图输入方式只是在新建设计文件类型上与VHDL语言不同，其他基本一样。
11建立工作文件目录。
我们将一个设计称为一个项目，在硬盘上建立一个工作文件目录，目录名应命名为英文名。
以后与该项目有关的所有设计文件都保存在此目录下。
MAX+plusII 软件安装好后，会在硬盘上生成一个MAX2WORK目录，我们在MAX2WORK之下建立一个工作文件目录，命名为“EX”，本例中所有文件都存在此目录下。
12新建设计文件。
启动MAX+plusII开发环境，选择菜单[File]下的[New]功能，出现对话框，要求确认“新建”何种类型的文件，有四种类型文件可选择，因为我们新建VHDL文本，所以选择第三个“Text Editor file”。
操作步骤和实验指导
图9-50 输入待设计电路的信号名
图9-51 输入信号名及其端口属性
图9-52 输出时序信号设置
9.3Quartus II设计入门
• Altera的Quartus® II 软件以及免费的 Quartus II网络版软件提供易用和全面的设计 环境，能够从开始到结束完成整个FPGA设 计项目（如图8-9所示）。Quartus II和 Quartus II网络版软件还提供了和业界领先的 第三方综合和仿真工具的无缝集成。
(3) 了解设计项目速度/延时特性
图 寄存器时钟特性窗
图9-38 信号延时矩阵表
(4) 资源编辑 (5) 引脚锁定
图 Device View窗
LCs手工分配：
图 适配器设置
图 手工分配LCs
9.2.3 参数可设置LPM兆功能块
基于LPM_COUNTER的数控分频器设计
图9-42 数控分频器电路原理图
根据第8章第8.3.1节所述的MAX+plusII软件设计流程， 本节以1位全加器的设计为例，说明MAX+plusII在数字逻 辑设计实验中的应用。
1位全加器设计向导
基本设计步骤
步骤1：为本项工程设计建立文件夹
注意： 文件夹名不能用中文，且不可带空格。
为设计全加器 新建一个文 件夹作工作库
文件夹名取为 My_prjct 注意，不可 用中文！
注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来
图9-6 选择最后实现本项设计的目标器件
图9-7 对工程文件进行编译、综合和适配等操作
选择编译器
编译窗
消去Quartus适配操作
选择此项 消去这里的勾
完成编译！
步骤5：时序仿真
EDA实验报告
一MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：1、实验器材集中化，所有实验基本上在一套实验设备上进行。
传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。
而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致；2、实验耗材极小（基本上没有耗材）；3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；4、下载后，实验结果清晰；5、实验仪器损耗少，维护简单；下面，我们就本套实验设备做一个简单的介绍。
(一)Max+plusⅡ10.0的使用。
1、Max+PlusII软件的安装步骤：第一步：系统要求奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果大家只进行仿真的话，对系统没要求）第二步：安装点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。
第三步：将安装文件夹中的License 文件夹打开，里面有一个License.bat 注册文件，将此文件复制到你的安装目录下（你的安装目录可放在任一个驱动器下，然后建立一个Max10的文件夹，将系统安装在此文件夹中，安装后此文件夹中会有三个文件夹）的任一个文件夹中，要清楚位置。
第四步：注册启动Max+PlusII 软件，可以从开始-->程序-->Altera-->Max+PlusII 打开，也可以建立一个快捷方式在桌面上。
maxplus操作步骤
在文本编辑窗中输入VHDL VHDL文件及存盘 Step3 在文本编辑窗中输入VHDL文件及存盘
存盘文件名必须 取为：mux21a.vhd
用键盘输入设计 文件：多路选择器
注意，要存在 自己建立的 文件夹中
建立文本编辑器对话框
文本编辑窗
文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！
最后注意此路 径指向的改变
选择编程器， 选择编程器， 准备将设计 好的选择器 文件下载到目 器件中去
编程窗
在编程窗打开 的情况下选择 下载方式设置
选择此项下 载方式
下载（配置） 下载（配置） 成功！ 成功！
长江大学电工电子示范中心
实验箱基本操作
1、电源开关三个：交流、两个直流APW1、APW2。 使用时先开交流开关，再开APW1；关时相反。 2、配置前必须先打开XPW1开关。 3、将KD1~KD16拔向下。 4、每次最开始将AS1和CS1的设置如下：
VHDL文本输入设计流程
STEP1：建立 工作库文件夹
STEP2：输入设计项目 原理图/VHDL文本代码
STEP3：存盘，注意 原理图/文本取名
STEP4：将设计项 目设置成Project
STEP5：选 择目标器件
STEP11： 硬件测试
STEP10：编程 下载/配置
STEP9：引脚 锁定并编译
STEP8：仿真测 试和波形分析
首先点击这里 然后选择此项， 将当前的文本 设计文件设置成 工程
Step4 将当前设计设定为工程
注意，此路径指 向当前的工程！
Step5 选目标器件
首先选择这里
器件系列选择 窗，选择FLEX10K 系列
根据实验板上的 目标器件型号选 择，EPF10K10LC84
maxPLUS2原理图设计步骤
maxPLUS2原理图设计步骤设计一般步骤步骤1：为本项工程设计建立文件夹（自己的U盘且不是根目录）；注意：文件夹名以字母开头不能用中文，且不可带空格。
步骤2：新建设计文件并指向项目1）菜单File=>New =>对话框中选择=>原理图输入（扩展名.gdf）然后命名（以字母开头不能用中文，且不可带空格）；2）工程项目指向当前的设计文件：菜单File=>Project=>Set Project To Current File 然后选择此项；步骤3：选择实现器件，放置原理图器件、连线1）根据所用的实现器件型号（芯片背面）选择：菜单Assign => Device => 对话框中去掉“Show Only Fatest Speed Grades”复选框，实验室所用芯片为EP1K100QC208-3，所以，在DEVICE FAMILY 中选择ACEX1K ，DEVICE 中选择EP1K100QC208-3，选择后点击OK。
2）在原理图编辑界面，空白处右击鼠标=>选Enter Symbol 在出现的对话框中Symbol Name处输入器件代码或打开Symbol Libraries库中mf目录查找器件代码，所选择芯片出现在原理图编辑界面空白处，调整好位置和方向（Windows文档处理方法）。
依此放置其他器件：输入管脚input，输出管脚output（需要重新命名：双击管脚再重命名）：电源正极Vcc，电源地Gnd等。
3）鼠标左键点击连线起点，拖动到连线终点即可连接，中途改变方向需要在拐弯处松开鼠标左键一次，再拖动连线。
步骤4：编译并纠错菜单MAX+P lusⅡ=>Compailer编译，有错误时，会出现在信息框中，纠错后再编译直到在编译信息中显示0 Error，有部分Warning不影响编译成功。
步骤5：锁定引脚(该步可省略，由EDA自动分配，但重编译后管脚号可能变动) 菜单Assign=> PIN/Location/Chip，出现的对话框中Node Name栏中直接输入管脚名或单击SEARCH按钮=>出现的对话框中单击LIST按钮=>在NAME IN Database列表中选择欲锁定的端口名，点击OK返回前一对话框。
max+plus2实习报告
4. 用For- Loop语句设计并实现一个8位串入/并出移位寄存器变量说明：serial in：串入信号:,clk:时钟q:并出信号
程序清单：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY A440760021 IS
PORT(
5用If - Else语句设计并实现一个4位十六进制可逆计数器
变量说明： clk: 工作时钟，clr复位， q:输出计数信号，ud:正向，逆向计数，高电
Ud=0 逆向计数
：.
二、简单数字系统设计
题目：设计并实现一个能实现清零、计时、停止功能，可表示分、秒的数字秒表电路。
（提示：输入信号的频率可自行选择！）
…………………………
秒译码输出仿真波形图：
…………………………
整体仿真波形图：
1 未加入显示模块模拟输出观察是否正常：
简单的数字秒表设计完结；。
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1、建立文件夹（中文目录禁止）
2、建立新的项目：
File→New→Graphic Editor File(图形) / Text Editor File(文本) /Waveform Editor File(波形仿真)
3、设计输入：
图形方式：单击右键（或双击空白区域）→Enter S ymbol→选择图元路经（prim：基本门电路、输入输出（input、output）、触发器；mf：74系列；lpm：参数可设置）
文本方式：（VHDL）
备注：图形文件中总线命名原则A[n-1..0]，与总线端口连接的实线应为粗线。
4、保存文件：
保存在自建的文件夹下→（图形文件：命名不能与被调用模块名字相同，后缀名gdf；文本文件：命名与实体名字相同，后缀名vhd）
5、指定项目路径：
File→Project→Set Project to Current File（检察项目路径是否为当前文件路径）6、打开编译器
MAX+plusII→Compiler→（功能仿真：Processing→Functional SNF Extractor；时间仿真：Processing→Timing SNF Extractor）
7、项目编译：点击编译器中Start按钮。
8、错误修改：（查找错误信息，观看错误信息说明，双击红色错误信息，自动定位错误所在位置左右；如有多个错误出现，必须从第一个错误改起）。
9、建立仿真波形文件：File→New→Waveform Editor File
10、引入仿真节点：Node→Enter Nodes From SNF→点击List→“=〉”将左侧仿真节点拉到右侧→Ok
11、输入节点加信号激励：
设置仿真结束时间File→End Time根据仿真项目复杂程度设置，一般项目可设置为10us；
选择输入节点→从左侧选取信号激励（如果给某一段时间区域内加激励，可用鼠标左键按住选中一段时间加激励）
备注：输入节点激励信号原则，根据设计项目的实际需求加以适当激励，仿真项目中不同功能下输入信号，输出节点不用加激励。
12、保存仿真波形文件。
13、打开仿真器：MAX+plusII→Simulator→点击“Start” →仿真结束后点击“Open SCF”
14、自行分析波形结果。
15、芯片选择：Assign→Device→Flex10k系列→EPF10k10plcc84-3
16、引脚分配：Assign→Pin\Location\Chip→点击右侧“Search” →选择一个输入/输出节点→“ok” →在Pin下拉菜单中选择引脚号→点击右下角“Add” →再次分配下一个节点→一直到全部分配完成
17、重复步骤5-7再次编译项目，将引脚信息编译到文件中。
18、创建缺省符号：在文本或图形编辑界面下：File→Create Default Symbol→点击“确定”；查看项目创建的符号：File→Edit Symbol（是否为项目创建的符号）备注：项目创建的符号可由高层次设计文件调用。
19、打开编程器：开始-》altera-》QuartusII Programmer；
20、选择编程器型号：左上角Hardware Setup→双击USB****”
21、点击编程器中add files添加编程文件，（*.Sof文件后缀），点击start完成器件配置。
如有错误信息（检查下载电缆是否与PC、实验箱连接）如查找不到usb 可重新关实验箱电源拔下usb 重新连接。
22、通过实验箱不同输入信号，观察实验箱现象，分析原因。