Cadence 后端实验系列16_全定制版图设计_Virtuoso

层次
把设计过程抽象成若干易于处理的概念 性版图层次，这些层次代表线路转换成硅 芯片时所必需的掩模图形。 下面以某种N阱的硅栅工艺为例分别 介绍层次的概念
NWELL硅栅的层次标示
层次表示
NWELL
含义
N阱层
标示图
Locos
Poly Contact
N+或P+有源区层
多晶硅层 接触孔层
Metal
金属层
Contact层的设计规则
编 号 4.1 描 述 尺 寸 2.0x2. 0 目的与作用 保证与铝布线的良好 接触 接触孔大小
4.2
4.3 4.4 4.5 4.6 4.7
接触孔间距
多晶硅覆盖孔 有源区覆盖孔 有源区孔到栅 距离 多晶硅孔到有 源区距离 金属覆盖孔
2.0
1.0 1.5 1.5 1.5 1.0
• 1）全层次，多窗口的编辑环境：virtuoso layout editor支持在任一编辑期间或是同一设计不同面打开 多样的单元或是模块，从而保证复杂设计中的一致性。 • 2）个性化的编辑环境：CADENCE设计框架和
新的OPENACCESS数据库使的virtuoso layout editor 具有可用户定制化的编辑环境和功能。
版图设计工具－Virtuoso LE 目标 理解 Layout Editor 环境 学会如何使用 Layout Editor
学会定制版图编辑环境
Virtuoso的特点
• 全层次多窗口编辑环境 • 比较个性化的编辑环境 • 参数化的Pcells（ Parameterized Cells）
Virtuoso Layout Editor 功能特征
新建一个库文件
库名定义为mydesign，然后连接到0.18的库中
新建一个cell，用来制作反相器
利用Add-instance添加元件，添加一个pmos
修改长度为350nm，宽为1um
同样生成一个nmos，长350nm，宽500nm
生成以后进行连线，添加IO口之后得到如下图
进入XL进行编辑
Virtuoso Layout Editor 功能特征
• 3）参数化的PCELLS：
所谓的Pcell (parameterized cell )是一个 可以让你在使用它时编辑它的参数的cell. 利用 PCELLS可以减少设计录入的时间，以及设计规 则的违反，减少尺寸上的错误，提供设计的自动 生成，减少版图设计的任务，并提高速度。
保证良好接触
防止漏电和短路 防止PN结漏电和短路 防止源、漏区与栅短 路 防止源、漏区与栅短 路 保证接触，防止断条
Metal层的设计规则
编 号 描 述 尺 寸
目的与作用 保证铝线的良好电导
5.1
金属宽度
2.5
5.2
金属间距
2.0
防止铝条短路
Pad层的设计规则
编 号 6.1 6.2 6.3 6.4 描 述 尺 寸 90 80 6.0 25.0 目的与作用 封装、邦定需要 防止信号之间串扰 保证良好接触 提高可靠性需要 最小焊盘大小 最小焊盘边间 距 最小金属覆盖 焊盘 焊盘外到有源 区最小距离
1.版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定 的成品率而提出的一组最小尺寸，如最小线宽、 最小可开孔、线条之间的最小间距、最小套刻间 距等。 • 设计规则反映了性能和成品率之间可能的最好的 折衷。规则越保守，能工作的电路就越多(即成品 率越高)；然而，规则越富有进取性，则电路性能 改进的可能性也越大，这种改进可能是以牺牲成 品率为代价的。 • 描述几何设计规则的方法：微米规则和λ 规则。
Pad
焊盘钝化层
N阱设计规则
编号
1.1 1.2 1.3 1.4
描
述
尺寸
(μm )
目的与作用
保证光刻精度和器件 尺寸 防止不同电位阱间干 扰 保证N阱四周的场注N 区环的尺寸 减少闩锁效应
N阱最小宽度 N阱最小间距 N阱内N阱覆 盖P+ N阱到N阱外 N+距离
10.0 10.0 2.0 8.0
P+、N+有源区设计规则
Cadence最精华的部分在哪里
Virtuoso Layout Editor
界 面 漂 亮 友 好
操 作 方 便 高 效
功 能 强 大 完 备
VIRTUOSO Virtuoso是Cadence公司后端设计的 主要工具之一其包括: Virtuoso Layout Editor Virtuoso Layout Accelerator Virtuoso Layout Synthesizer Virtuoso Schematic Composer
弹出一个菜单，要连接栅极 选择GT，修改宽度0.35
使用path命令
点击要连线的地方：
若要修改边界，使用以下命令
选 中
最 后 得 到 的 反 相 器 版 图
Thank You ~ ~
一个反相器部分设计规则
2.电学设计规则
• 电学设计规则给出的是由具体的工艺参数抽象出 的电学参数，是电路与系统设计模拟的依据。 • 不同的工艺线和工艺流程，电学参数有所不同。 • 描述内容：晶体管模型参数、各层薄层电阻、层 与层间的电容等。 • 几何设计规则是图形编辑的依据，电学设计规则 是分析计算的依据。
全定制的特点：
针对每个晶体管进行电路参数优化， 以获得最佳的性能（包括速度和功耗） 以及最小的芯片面积。 基于晶体管级，适合于大批量生产的， 要求集成度高、速度快、面积小、功耗 低的通用型IC或是ASIC。
版图（Layout）
版图是集成电路设计的最后阶段产物， 它将被直接交给芯片制造厂作为指导产电 路的图案。版图中矩形的构形决定了电路 的拓扑结构和元件的特征。 生产过程中所需的掩模板上的图形来 自版图。
在virtuoso中使用gen from source命令生成器件， IO口修改为第一层金属，然后apply
点OK之后出现下图
进行display设置
修改display levels 和 单元间距
OK
然后就可以对器件进行 放置，连线等
设置一个命令，此后每当你选择一个命令之后都会弹出 一个菜单，根据需要可以修改相应的参数。
3.布线规则
• 电源线和地线应尽可能用金属线走线； 多采用梳状结构，避免交叉。 • 禁止在一条金属走线的长信号线下平 行走过另一条用多晶硅或扩散区走线 的长信号线。 • 压焊点离芯片内部图形的距离不应少 于20µm。 • 布线层选择，尽可能降低寄生效应。
三.版图设计工具－Virtuoso LE
Virtuoso Layout Editor－版图编辑大师
Cadence 后端实验系列16_
全定制版图设计__Virtuoso
Date：2011年1月10号
contents
全定制版图介绍 设计规则 Virtuoso介绍及操作过程 上机演示
一.全定制版图（full-custom）
所谓全定制设计方法就是利用人机 交互图形编辑系统，由版图设计人员 设计版图中各个器件及器件间的连线。
编 号 2.1 描 述 尺寸 3.5 目的与作用 保证器件尺寸， 减少窄沟道效应 减少寄生效应 P+、N+有 源区宽度 P+、N+有 源区间距
2.2
3.5
Poly层的ቤተ መጻሕፍቲ ባይዱ计规则
编号 3.1 3.2 3.3 3.4 3.5 描 述 尺 寸 目的与作用 多晶硅最小宽 度 多晶硅间距 与有源区最小 外间距 多晶硅伸出有 源区 与有源区最小 内间距 3.0 2.0 1.0 1.5 3.0 保证多晶硅线的必要电导 防止多晶硅联条 保证沟道区尺寸 保证栅长及源、漏区的截 断 保证电流在整个栅宽范围 内均匀流动
Virtuoso Layout Editor 的使用 一、建立自己的library ,cell和view Library 自己将要设计的版图所要存放的库 Cell 设计的每一模块单元 View 单元的格式，有 schematic ,symbol ,layout等
Virtuoso Layout Editor 的使用
掩膜图
掩膜上的图形决定着芯片上器件或连接物 理层的尺寸。因此版图上的几何图形尺寸与 芯片上物理层的尺寸直接相关。
二.设计规则
设计规则是如何向电路设计及版图设计 工程师精确说明工艺线的加工能力，就是 设计规则描述的内容。包括几何设计规则、 电学设计规则、布线规则。 不同的工艺，就有不同的设计规则。