数字集成电路设计 第五章 5.5
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CL
表达式
值 fF（H→L） 值 fF（L→H）
2CGDOnWn
0.23
2CGDOpWp
3 fF 0.61
KeqnADnCj+KeqswnPDnCjsw
0.66
KeqpADpCj+KeqswpPDpCjsw
1.5
CGDOnWn+CGSOnWn+COXWnLn
3.16 fF
CGDOpWp+CGSOpWp+COXWpLp
KeqpADpCj+KeqswpPDpCjsw
1.5
CGDOnWn+CGSOnWn+COXWnLn
3.16 fF
CGDOpWp+CGSOpWp+COXWpLp
0.76 2.28
提取参数
0.12
0.23
0.61 2.89 fF
栅漏电容Cgd12 扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3 和Cg4
© Digital Integrated Circuits2nd
Inverter
• 栅漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，
Cgd12只包括M1和M2的覆盖电容，沟道电容不起作用(处于栅-体 或栅-源之间)。
集总电容模型要求用接地电容来代替浮空的栅漏电容，通过
密勒效应实现：一个在其两端经历大小相同但相位相反的电压
摆幅的电容可以用一个两倍于该电容值的接地电容代替。
P141- Fig 5.14
Cgd=2Cgd0W
© Digital Integrated Circuits2nd
Inverter
• 扩散电容Cdb1和Cdb2 漏和体之间的电容来自反向偏置的pn结。这样的电容是高
0.76 2.28
提取参数
0.12
0.23
0.61 2.89 fF
0.90 1.15 0.76
3.16 fF
2.28 0.12
6.16
6.05
© Digital Integrated Circuits2nd
Inverter
5.4.2 传播延时：一阶分析
VDD
t p
v2 CL (v)dv v1 i(v)
5.4 动态特性:
传输延迟
反相器传播延时取决于它分 别通过PMOS和NMOS管充电和放 电负载电容所需要的时间。
使 CL 尽 可 能 小 是 实 现 高 性 能 CMOS电路的关键。
© Digital Integrated Circuits2nd
Inverter
5.4.1. 计算电容值
非线性导致计算复杂 — 假设所有的电容一起集总成一个单 个的电容CL，位于Vout和GND之间 P141- Fig 5.13 Vin理想电压源驱动，CL包括：
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Inverter
电容
表达式
值 fF（H→L） 值 fF（L→H）
Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Cw
2CGDOnWn
0.23
2CGDOpWp
3 fF 0.61
KeqnADnCj+KeqswnPDnCjsw
ห้องสมุดไป่ตู้
0.66
5+5+9=19 λ 5×9 λ2
0.25 mm =2l
Out
In
Metal1 42 λ2
Polysilicon
4×4 λ2
NMOS 3l/2l
3×1 λ2 GND 5+4+4+1+1=15 λ
© Digital Integrated Circuits2nd
Inverter
电容 Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Cw
例5.4
本征电容：由扩散电容和覆盖电容组成 外部负载电容：由导线和所连接的门组成
© Digital Integrated Circuits2nd
Inverter
CMOS Inverters 本征电容=外部负载电容 Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw
VDD
PMOS 9l/2l
CGSOn CGDOn Wn LnCox CGSOp CGDOp Wp LpCox
在两方面进行简化： 1. 它假设栅电容的所有部分都连在Vout和GND(VDD)之间，并
忽略了栅漏电容上的密勒效应（对精度影响较小）。 2. 近似认为所连接门的沟道电容在我们所关注的时间内保持不
变。（工作状态差异：Pic3.31）忽略电容的这一变化会使估 计值产生大约10％的误差，但对一阶分析是可以接受的。
t pHL ln(2)ReqnCL 0.69 ReqnCL
由低至高的传播延时
t pLH ln(2)ReqpCL 0.69 ReqpCL
这一分析假设等效的负载电容对于由高至低及由低至高的翻转
近似相同
tp = 0.69 CL (Reqn+Reqp)/2
相同的上升/下降延时可通过 使（Reqn=Reqp）实现
例3.8 MOS管平均导通电阻Req
VDD
Vout
CL
Req
一阶线性RC电路
Vin = VDD © Digital Integrated Circuits2nd
tpHL = f(Req.CL)
= 0.69 ReqCL
Inverter
延时
由一个电压阶跃激励时，电路的传播延时正比于这个电路的下 拉电阻和负载电容形成的时间常数
度非线性的，并且在很大程度上取决于所加的电压。
可用一个线性电容来代替非线性电容，使这个线性电容在
所关注的电压范围内变化与非线性电容相同。
Ceq = KeqCj0 （零偏结电容）
Keq
0m
Vhigh Vlow
1 m
0 Vhigh 1m 0 Vhigh 1m
结电容用一个线性电容来代替，电压和电流波形有微小误
差，但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19
• 连线电容
由连线引起的电容取决于连线的长度和宽度，并且与扇出
离开驱动门的距离和扇出门的数目有关。
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Inverter
• 扇出的栅电容Cg3和Cg4
Cfan-out=Cgate(NMOS)+Cgate(PMOS)
CL和i是v的非线性函数
CMOS Inverter Propagation Delay: Approach 1
Vout
Iav
CL
tpHL= C
Vswing/2 Iav
Vin = VDD © Digital Integrated Circuits2nd
Inverter
CMOS Inverter Propagation Delay: Approach 2
表达式
值 fF（H→L） 值 fF（L→H）
2CGDOnWn
0.23
2CGDOpWp
3 fF 0.61
KeqnADnCj+KeqswnPDnCjsw
0.66
KeqpADpCj+KeqswpPDpCjsw
1.5
CGDOnWn+CGSOnWn+COXWnLn
3.16 fF
CGDOpWp+CGSOpWp+COXWpLp
KeqpADpCj+KeqswpPDpCjsw
1.5
CGDOnWn+CGSOnWn+COXWnLn
3.16 fF
CGDOpWp+CGSOpWp+COXWpLp
0.76 2.28
提取参数
0.12
0.23
0.61 2.89 fF
栅漏电容Cgd12 扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3 和Cg4
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Inverter
• 栅漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，
Cgd12只包括M1和M2的覆盖电容，沟道电容不起作用(处于栅-体 或栅-源之间)。
集总电容模型要求用接地电容来代替浮空的栅漏电容，通过
密勒效应实现：一个在其两端经历大小相同但相位相反的电压
摆幅的电容可以用一个两倍于该电容值的接地电容代替。
P141- Fig 5.14
Cgd=2Cgd0W
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Inverter
• 扩散电容Cdb1和Cdb2 漏和体之间的电容来自反向偏置的pn结。这样的电容是高
0.76 2.28
提取参数
0.12
0.23
0.61 2.89 fF
0.90 1.15 0.76
3.16 fF
2.28 0.12
6.16
6.05
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Inverter
5.4.2 传播延时：一阶分析
VDD
t p
v2 CL (v)dv v1 i(v)
5.4 动态特性:
传输延迟
反相器传播延时取决于它分 别通过PMOS和NMOS管充电和放 电负载电容所需要的时间。
使 CL 尽 可 能 小 是 实 现 高 性 能 CMOS电路的关键。
© Digital Integrated Circuits2nd
Inverter
5.4.1. 计算电容值
非线性导致计算复杂 — 假设所有的电容一起集总成一个单 个的电容CL，位于Vout和GND之间 P141- Fig 5.13 Vin理想电压源驱动，CL包括：
© Digital Integrated Circuits2nd
Inverter
电容
表达式
值 fF（H→L） 值 fF（L→H）
Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Cw
2CGDOnWn
0.23
2CGDOpWp
3 fF 0.61
KeqnADnCj+KeqswnPDnCjsw
ห้องสมุดไป่ตู้
0.66
5+5+9=19 λ 5×9 λ2
0.25 mm =2l
Out
In
Metal1 42 λ2
Polysilicon
4×4 λ2
NMOS 3l/2l
3×1 λ2 GND 5+4+4+1+1=15 λ
© Digital Integrated Circuits2nd
Inverter
电容 Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Cw
例5.4
本征电容：由扩散电容和覆盖电容组成 外部负载电容：由导线和所连接的门组成
© Digital Integrated Circuits2nd
Inverter
CMOS Inverters 本征电容=外部负载电容 Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw
VDD
PMOS 9l/2l
CGSOn CGDOn Wn LnCox CGSOp CGDOp Wp LpCox
在两方面进行简化： 1. 它假设栅电容的所有部分都连在Vout和GND(VDD)之间，并
忽略了栅漏电容上的密勒效应（对精度影响较小）。 2. 近似认为所连接门的沟道电容在我们所关注的时间内保持不
变。（工作状态差异：Pic3.31）忽略电容的这一变化会使估 计值产生大约10％的误差，但对一阶分析是可以接受的。
t pHL ln(2)ReqnCL 0.69 ReqnCL
由低至高的传播延时
t pLH ln(2)ReqpCL 0.69 ReqpCL
这一分析假设等效的负载电容对于由高至低及由低至高的翻转
近似相同
tp = 0.69 CL (Reqn+Reqp)/2
相同的上升/下降延时可通过 使（Reqn=Reqp）实现
例3.8 MOS管平均导通电阻Req
VDD
Vout
CL
Req
一阶线性RC电路
Vin = VDD © Digital Integrated Circuits2nd
tpHL = f(Req.CL)
= 0.69 ReqCL
Inverter
延时
由一个电压阶跃激励时，电路的传播延时正比于这个电路的下 拉电阻和负载电容形成的时间常数
度非线性的，并且在很大程度上取决于所加的电压。
可用一个线性电容来代替非线性电容，使这个线性电容在
所关注的电压范围内变化与非线性电容相同。
Ceq = KeqCj0 （零偏结电容）
Keq
0m
Vhigh Vlow
1 m
0 Vhigh 1m 0 Vhigh 1m
结电容用一个线性电容来代替，电压和电流波形有微小误
差，但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19
• 连线电容
由连线引起的电容取决于连线的长度和宽度，并且与扇出
离开驱动门的距离和扇出门的数目有关。
© Digital Integrated Circuits2nd
Inverter
• 扇出的栅电容Cg3和Cg4
Cfan-out=Cgate(NMOS)+Cgate(PMOS)
CL和i是v的非线性函数
CMOS Inverter Propagation Delay: Approach 1
Vout
Iav
CL
tpHL= C
Vswing/2 Iav
Vin = VDD © Digital Integrated Circuits2nd
Inverter
CMOS Inverter Propagation Delay: Approach 2