电子技术习题解答.第8章.触发器和时序逻辑电路和其应用习题解答
数字电路习题及解答(触发器及时序逻辑电路)
1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
电子技术习题解答.第8章.触发器和时序逻辑电路及其应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
2020电子电工类--时序逻辑电路题库(79道)
2020电子电工类--时序逻辑电路1、对双JK集成触发器74LS112引脚功能叙述错误的是——[单选题]A 16脚是VccB 8脚是GNDC 1脚是CP1D 16脚是GND正确答案：D2、图示74LS112中表示——[单选题]A 低电平时置1B 低电平时置0C 高电平时置1D 高电平时置0正确答案：A3、如图示74LS112的中CP引脚是——[单选题]A 8号引脚B 14号引脚C 1号引脚和13号引脚D 8号引脚和12号引脚正确答案：C4、D触发器用作计数型触发器时，输入端D的正确接法是——[单选题]A D=0B D=1C D=D D=Q正确答案：C5、以下图示中属于下降沿触发的是——[单选题]A 图AB 图BC 图CD 图D正确答案：C6、如图所示为某触发器工作时前6个CP的波形，期间没有出现的功能是——[单选题]A 保持B 翻转C 置1D 置0正确答案：A7、双D集成触发器CD4013的7号引脚是——[单选题]A VSSB VDDC 1QD 2SD正确答案：A8、下列哪项表示基本RS触发器的符号——[单选题]ABCD正确答案：A9、图示74LS112的说法正确的是——[单选题]A 内部有1个JK触发器B 内部有2个JK触发器C 内部有3个JK触发器D 内部有4个JK触发器正确答案：B10、如图所示波形， CP时钟脉冲第5个下降沿时，触发器实现的功能为——[单选题]A 保持B 翻转C 置1D 置0正确答案：B11、双D集成触发器CD4013的时钟脉冲CP的引脚是——[单选题]A 14脚B 7脚C 3脚与11脚D 5脚与11脚正确答案：C12、如图所示逻辑符号所表示的触发器是——[单选题]A RSB JKC DD T正确答案：C13、JK触发器有( )触发信号输入端。
——[单选题]A 一个B 二个C 三个D 四个正确答案：B14、十进制数13的8421BCD码为( )。
——[单选题]A 00001101B 00010011C 00100011D 00001011正确答案：B15、D触发器当D=Q时，实现的逻辑功能是——[单选题]A 置0B 置1C 保持D 翻转正确答案：C16、主从JK触发器的初态为0，JK=11时，经过2020个触发脉冲后，其状态变化及输出状态为——[单选题]A 一直为0B 由0变为1，然后一直为1C 在0、1间翻转，最后为1D 在0、1间翻转，最后为0正确答案：D17、在RS触发器的逻辑符号中表示——[单选题]A 低电平时置1B 高电平时置1C 低电平时置0D 高电平时置0正确答案：C18、关于JK触发器的错误表述是——[单选题]A 对于输入信号没有制约条件B 不允许JK同时为1C 允许JK同时为1D 允许JK同时为0正确答案：B19、主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
数字电子技术基础课后习题答案第8章习题答案
84题8.1.1集成555电路在CO 端不使用时，比较器C l 的基准电压为 ， C 2的基准电压为 。
（A ）2U DD /3 （B ）U DD /3 （C ）U DD （D ）U DD /2 答：A 、B题8.1.2 集成7555电路在控制电压端CO 处加控制电压U CO ，则C 1和C 2的基准电压将分别变为 。
（A ）2U CO /3 （B ）U CO /3 （C ）U CO （D ）U CO /2 答：C 、D题8.1.3 为使集成555电路输出OUT 为低电平，应满足 条件。
（A ）R 为低电平 （B ）TR <U DD /3 （C ）TH <2U DD /3 （D ）TH >2U DD /3 答：A 、D题8.1.4 集成555电路在输出OUT 前端设置了缓冲器G 2的主要原因是 。
（A ）提高高电平 （B ）减低低电平（C ）提高驱动负载能力 （D ）放电端（D ）电平和输出端（OUT ）保持一致 答：C 、D题8.2.1施密特触发器属于 型电路。
（A ）电平触发 （B ）边沿触发 （C ）脉冲触发 （D ）锁存器 答：A题8.2.2 施密特触发器的+th U 称为正向阈值电压，-th U 称为负向阈值电压，且+th U ＞-th U ，二者的差值称回差为 。
（A ）+th U +-th U （B ）+th U --th U （C ）+th U （D ）-th U答：B题8.2.3 用运算放大器组成的施密特触发器利用了 特性。
（A ）正反馈 （B ）线性（C ）负反馈 （D ）输出正饱和值与负饱和值 答：A 、D题8.2.4 施密特触发器主要作用是 、 、 等。
（A ）信号整形 （B ）波形变换 （C ）提高驱动负载能力 （D ）幅度鉴别 答：A 、B 、D题8.2.5施密特触发器用于整形时，输入信号的幅度应 。
（A ）大于+th U （B ）等于+th U （C ）等于-th U（D ）小于-th U题8.2.6 可将变化缓慢的输入信号变换为矩形脉冲信号。
数字电子技术第8章存储器与可编程逻辑器件习题及答案
第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。
（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？（a） 2K×8位（）（）（）（）（b） 256×2位（）（）（）（）（c） 1M×4位（）（）（）（）3．ROM是（）存储器。
（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。
（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。
（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（ ）地址线。
（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（ ）。
（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位 （d）２Ｋ×１位答案：1．a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。
2.为了不丢失信息，DRAM必须定期进行（）操作。
3.半导体存储器按读、写功能可分成（）和（）两大类。
4.RAM电路通常由（）、（）和（）三部分组成。
5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。
答案：1．栅极电容，触发器2．刷新3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3 只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。
基础电子技术 习题解答 第8章 组合数字电路习题解答
第8章组合数字电路习题解答【8-1】分析图8-1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。
A B &&&&&&&CY图8-1 题8-1电路图解：(0,3,5,6)Y ABC ABC ABC ABC m A B C=+++==⊕⊕∑真值表见表8.1表8.1Y C B A 10001000010011100101110111111000根据真值表可以判断该电路是三变量异或非电路。
【8-2】逻辑电路如图8-2所示：1．写出输出S 、C 、P 、L 的逻辑函数表达式；2．当取S 和C 作为电路的输出时，此电路的逻辑功能是什么？=1&&1&&11&1XYZSC P L图8-2 题8-2电路图解：1．S=X Y Z ⊕⊕C =()X Y Z YZ XY XZ YZ ⊕+=++ P =Y Z ⊕ L =YZ2．当取S 和C 作为电路的输出时，此电路为全加器。
【8-3】 图8-3为由三个全加器构成的电路，试写出其输出F 1，F 2，F 3，F 4的表达式。
A iB iC i-1S i C iA iB iC S i C iA iB iC i-1S i C iX YZ12F 3F 4i-1图8-3 题8-3电路图解：F 1=X Y Z ⊕⊕ 2()F X Y Z =⊕⋅3F XY Z =⊕ 4F XYZ =【8-4】图8-4为集成4位全加器74LS283和或非门构成的电路，已知输入DCBA 为BCD8421码，写出B 2 B 1的表达式，并列表说明输出''''A B C D 为何种编码？A 3A 2A 1A 0S 3 S 2S 1 S 0C 0C 4D' C' B' A'74LS283D C B AB 3 B 2B 1B 041>1>1>图8-4 题8-4电路图解：21B B D B A D C D CB CA ==++++=++若输入DCBA 为BCD8421码，列表可知D 'C 'B 'A '为BCD2421码。
数字电路答案第八章
第八章脉冲产生与整形在时序电路中，常常需要用到不同幅度、宽度以及具有陡峭边沿的脉冲信号。
事实上，数字系统几乎离不开脉冲信号。
获取这些脉冲信号的方法通常有两种：直接产生或者利用已有信号变换得到。
本章主要讨论常用的脉冲产生和整形电路的结构、工作原理、性能分析等，常见的脉冲电路有：单稳态触发器、施密特触发器和多谐振荡器。
第一节基本知识、重点与难点一、基本知识（一）常用脉冲产生和整形电路1. 施密特触发器（1）电路特点施密特触发器是常用的脉冲变换和脉冲整形电路。
电路主要有两个特点：一是施密特触发器是电平型触发电路；二是施密特触发器电压传输特性具有回差特性，或称滞回特性。
输入信号在低电平上升过程中，电路输出状态发生转换时对应的输入电平称为正向阈值电压U T+，输入信号在高电平下降过程中，电路状态转换对应的输入电平称为负向阈值电压U T－，U T+与U T－的差值称为回差电压ΔU T。
（2）电路构成及参数施密特触发器有多种构成方式，如：门电路构成、集成施密特触发器、555定时器构成。
主要电路参数：正向阈值电压U T+、负向阈值电压U T－和回差电压ΔU T。
（3）电路应用施密特触发器主要应用范围：波形变换、波形整形和幅度鉴别等。
2. 单稳态触发器（1）电路特点单稳态触发器特点如下：①单稳态触发器有稳态和暂稳态两个不同的工作状态；②在外加触发信号的作用下，触发器可以从稳态翻转到暂稳态，暂稳态维持一段时间，自动返回原稳态；③暂稳态维持时间的长短取决于电路参数R和C。
（2）电路构成及参数单稳态触发器有多种构成方式，如：门电路构成的积分型单稳态触发器、门电路构成的微分型单稳态触发器、集成单稳态触发器、555定时器构成的单稳态触发器等。
主要电路参数：暂稳态的维持时间t w、恢复时间t re 、分辨时间t d、输出脉冲幅度U m。
（3）电路应用单稳态触发器主要应用范围：定时、延时、脉冲波形整形等。
3. 多谐振荡器多谐振荡器是一种自激振荡器，接通电源后，就可以自动产生矩形脉冲，是数字系统中产生脉冲信号的主要电路。
时序逻辑电路习题解答解读
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为。
1A ．B ．C ．D ．图T4.89．将D 触发器改造成TTQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是。
A ．清0B ．置1C ．接收时钟脉冲D ．清0或置1 11．米里型时序逻辑电路的输出是。
A ．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是。
A．只与输入有关B．只与电路当前状态有关C．与输入和电路当前状态均有关D．与输入和电路当前状态均无关13．用n只触发器组成计数器，其最大计数模为。
A．n B．2n C．n2D．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：A．01011B．01100C．01010D．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为。
时序逻辑电路思考题与习题题解
思考题与习题题解5-1 填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步n2进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP 端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2 判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N 个独立的状态，计满N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3 单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C. 数据选择器D. 计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B )。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要（B）时间。
μS μS μS（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（ C ）个触发器。
（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
（7）一位8421BCD码计数器至少需要（B）个触发器。
5-4 已知图5-62所示单向移位寄存器的CP 及输入波形如图所示，试画出0Q 、1Q 、2Q 、3Q 波形（设各触发初态均为0）。
电子技术习题解答.第8章.触发器和时序逻辑电路及其应用习题解答
第8章 触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
7.《电子技术基础》复习题-时序逻辑电路
《电子技术基础》复习题时序逻辑电路一、填空题:1.具有“置0”、“置1”、“保持”和“计数功能”的触发器是（）2.触发器有门电路构成，但它不同门电路功能，主要特点是：（）3.TTL型触发器的直接置0端Rd、置1端Sd的正确用法是（）4.按触发方式双稳态触发器分为：（）5.时序电路可以由（）组成6.时序电路输出状态的改变（）7.通常寄存器应具有（）功能8.通常计数器应具有（）功能9. M进制计数器的状态转换的特点是设初态后，每来（）个CP时，计数器又重回初态。
10.欲构成能记最大十进制数为999的计数器，至少需要（）个双稳触发器。
11. 同步时序逻辑电路中所有触发器的时钟端应（）。
二、选择题:1.计数器在电路组成上的特点是（）a)有CP输入端，无数码输入端b) 有CP输入端和数码输入端c) 无CP输入端，有数码输入端2.按各触发器的状态转换与CP的关系分类，计数器可分为（）计数器。
a）加法、减法和加减可逆b）同步和异步c）二、十和M进制3. 按计数器的状态变换的规律分类，计数器可分为（）计数器。
a）加法、减法和加减可逆b）同步和异步c）二、十和M进制4 按计数器的进位制分类，计数器可分为（）计数器。
a）加法、减法和加减可逆b）同步和异步c）二、十和M进制5. n位二进制加法计数器有（）个状态，最大计数值是（）。
a）2n-1b）2n c）2n-16.分析时序逻辑电路的状态表，可知它是一只（）。
(a) 二进制计数器(b)六进制计数(c) 五进制计数器7. 分析如图所示计数器的波形图，可知它是一只（）。
(a) 六进制计数器(b) 七进制计数器(c) 八进制计数器C Q 0Q 1Q 28、逻 辑 电 路 如 图 所 示， 当A=“0”，B=“1”时，C 脉 冲 来 到 后 JK 触 发 器（ ）。
(a) 具 有 计 数 功 能 (b) 保 持 原 状 态 (c) 置“0” (d) 置“1”BQ9、逻 辑 电 路 如 图 所 示， 分 析 C ，S ，R 的 波 形，当 初 始 状 态 为“0”时， t 1 瞬 间 输 出 Q 为 ( )。
数字电子技术应用基础习题答案赵景波数字电子技术书后习题参考答案
第1章习题答案一、填空题 1、模拟、数字 2、高、低3、逻辑、逻辑、逻辑、与逻辑、或逻辑、非逻辑4、基数、位权、基、位权5、8421、2421、余3、格雷6、进位制、数、按位权展开求和7、除2取余、乘2取整8、二进、二进制、三位、四位 9、8、4、2、1、二进制、0～9 10、原码、反码、补码、补码11、分配、结合、交换、反演、非非 12、或项、与项13、最小项、相邻、最小项、一位变量 14、“1”、“0” 二、判断题1、错2、错3、错4、对5、错6、错7、对 三、选择题1、B2、C3、B4、A四、简答题1、答：数字信号是离散的，模拟信号是连续的，这是它们的最大区别。
它们之中，数字电路的抗干扰能力较强。
2、答：数制是指计数的进制，如二进制码、十进制码和十六进制码等等码制是指不同的编码方式，如各种BCD 码、循环码等。
在本书介绍的范围内，8421BCD 码和2421BCD 码属于有权码余3码和格雷码属于无权码。
3、答：用卡诺图化简时，合并的小方格应组成正方形或长方形，同时满足相邻原则。
利用卡诺图化简逻辑函数式的步骤如下：①根据变量的数目，画出相应方格数的卡诺图；②根据逻辑函数式，把所有为“1”的项画入卡诺图中；③用卡诺圈把相邻最小项进行合并，合并时就遵照卡诺圈最大化原则；④根据所圈的卡诺圈，消除圈内全部互非的变量，每一个圈作为一个“与”项，将各“与”项相或，即为化简后的最简与或表达式。
五、计算题1、（1）C B A + （2）B C A + （3）BC B A AB ++ （4）C B D C B A ++2、（1）（365）10＝（101101101）2＝（555）8＝（16D ）16 （2）（11101.1）2＝（29.5）10＝（35.4）8＝（1D.8）16（3）（57.625）10＝（71.5）8＝（39.A ）163、（1）D C AD Y += （2）AD B C B A Y ++=（3）C B BC B A Y ++= （4）D B A ACD BC A D C A Y +++=第2章习题答案一、填空题1、门电路、与门、或门2、异或、同或3、开关、双极、单极、双极、单极4、或非、有1出1，全0出0、与非5、图腾、高电平“1”、低电平“0”、“1”、“0”、高阻6、三态、OC7、TTL 、CMOS 、CMOS8、PMOS 、NMOS 、输入、输出、控制 9、并、并、并 10、“与”、悬空、“或”、低、高、低、悬空 二、判断题 1、对 2、错三、选择题1、B2、D3、B四、分析题1、F 1是与门电路，F 2是或门电路，波形如下图所示。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路习题解答
5-1分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图和时序图。
解：从给定的电路图写出驱动方程为:D o (Q 0Q i n)e Q 2D i Q 01D 2 Q i nQ 01 1(Q 0Q n)eQ ；Q i n 1Q 0Q 21Q ；由电路图可知，输出方程为Z Q ；CLK将驱动方程代入D 触发器的特征方程Q n 1D ，得到状态方程为:5-1(a )所示，时序图如图题解Z图题5-1图根据状态方程和输出方程，画出的状态转换图如图题解题解5-1(a )状态转换图综上分析可知，该电路是一个四进制计数器。
5-2分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
解：首先从电路图写出驱动方程为：D o A& D i A Qg ：A （Q ： Q i n）将上式代入触发器的特征方程后得到状态方程Q 0 1AQ ：Q ：1 AQ 0Q ：A （Q nQ ：）电路的输出方程为：CLKQ i12345——-A1 11 t----------- 1------------ 1|| 1 » 1 1 1----------- 1 ---------- 1 --------------►CLK0 Q 2/Z 仝题解5-1（b ）时序图0 Q o 胃AY图题5-2图丫AQoQ；根据状态方程和输出方程，画出的状态转换图如图题解5-2 所示综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态" 00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3已知同步时序电路如图（a ）所示，其输入波形如图 （b ）所示。
试写出电路的驱动方 程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
CLK 1 2345678（b ）输入波形 图题5-3图解：电路的驱动方程、状态方程和输出方程分别为:J 。
数字电子技术基础触发器工作原理习题讲解
数字电子技术基础触发器工作原理习题讲解触发器是数字电子电路中非常重要的组成部分，它能够在特定条件下存储和传输信号。
本文将介绍数字电子技术中常见的触发器类型及其工作原理，并通过一些习题讲解来更好地理解触发器的应用。
一、RS触发器RS触发器是最简单的触发器类型之一，它由两个互补的反馈电路组成。
下面是一个常见的RS触发器电路图：（这里用文字描述电路图，如何显示电路拓扑图呢？）说明：- S和R是两个输入端，用来改变触发器的状态。
- Q和Q'是两个输出端，代表触发器当前的状态。
- 反馈回路采用NAND门实现。
当S=0、R=0时，触发器保持不变。
当S=0、R=1时，Q=0、Q'=1。
当S=1、R=0时，Q=1、Q'=0。
当S=1、R=1时，触发器处于不稳定状态，Q和Q'的状态将不确定。
习题一：如果RS触发器的初始状态为Q=0、Q'=1，输入为S=1、R=0，请问触发器的最终状态是什么？答案：触发器的最终状态会保持不变，即Q=1、Q'=0。
习题二：如果RS触发器的初始状态为Q=0、Q'=1，输入为S=0、R=0，请问触发器的最终状态是什么？答案：触发器的最终状态会保持不变，即Q=0、Q'=1。
二、D触发器D触发器是一种特殊的RS触发器，它只有一个输入端D，代表数据输入。
下面是一个常见的D触发器电路图：（同样用文字描述电路图）说明：- D是输入端，用来改变触发器的状态。
- Q和Q'是两个输出端，代表触发器当前的状态。
- 反馈回路采用NAND门实现。
当D=0时，触发器保持不变。
当D=1时，Q=1、Q'=0。
习题三：如果D触发器的初始状态为Q=0、Q'=1，输入为D=1，请问触发器的最终状态是什么？答案：触发器的最终状态会改变，变为Q=1、Q'=0。
习题四：如果D触发器的初始状态为Q=0、Q'=1，输入为D=0，请问触发器的最终状态是什么？答案：触发器的最终状态会保持不变，即Q=0、Q'=1。
08第八章使用VHDL来设计时序电路习题答案
填空题1、而时序电路的输出不仅仅和电路当前输入相关，还和电路过去输入相关。
2、由于时序电路的输出和其过去的状态也相关，所以时序电路中必然有记忆元件，用于记忆和过去输入信号相关的信息。
3、时序电路可以分为同步时序电路和异步时序电路两大类。
4、任何时序逻辑电路都是以时钟为驱动信号的。
5、时序逻辑电路的时钟信号边沿分为上升沿和下降沿。
6、显式表示时钟敏感信号是指时钟信号显式地出现在进程语句PROCESS 后面的敏感信号列表中。
7、在隐式表示时钟敏感信号的时候，使用WAIT语句来控制进程的执行。
8、时钟信号是一个系统稳定工作的关键，它是一个系统的最小的时间刻度。
9、根据复位信号对时序逻辑电路的复位方式的不同，可以分为同步复位方式和异步复位方式。
10、在VHDL程序中描述时序电路的同步复位时，会采用IF 语句来描述复位条件。
11、构成时序逻辑电路的基本单元是触发器。
12、移位寄存器从数据输入方式上可以分为并行输入和串行输入两种。
综述题1、请简述同步时序电路和异步时序电路的区别。
答案：●同步时序电路：其所有电路都是用一个公共的时钟信号，电路中所有的记忆都受到这个时钟信号的同一控制，只有在该信号来到的时候记忆元件的状态发生变化，从而使时序电路的输入发生变化；而且每次时钟信号到来的时候忆元件的状态和电路的输出状态才会发生改变。
●异步时序电路：其电路中没有一个统一的时钟信号，各个记忆元件也不受到个时钟控制，电路状态的改变是因为输入信号引起的。
记2、请简述时序逻辑电路在电路结构上的两个显著特点。
●时序逻辑电路通常包含组合电路和存储电路两个组成部分，而存储电路是必少的。
●时序逻辑电路的存储电路的输出状态必须反馈到电路的输入端，与输入信号一起共同决定电路的输出。
?2 ?3 、请画出时序逻辑电路中时钟上升沿和下降沿的波形并且写出其在VHDL语言中的描述方法。
答案：上升沿：VHDL语言描述时钟的上升沿clk= ‘1'AND clk'LAST_V ALUE=‘0' AND clk'EVENclk ＝‘11电平上升沿clk0电平clk'LAST_V ALUE＝‘clk'EVENT下降沿：VHDL语言描述时钟的下降沿clk= ‘0'AND clk'LAST_V ALUE=‘1' AND clk 'EVENTclk'LAST_V ALUE ＝‘1'1电平下降沿0电平clkclk ＝‘0' clk'EVENT4、在使用时钟作为敏感信号的时候，需要注意哪三点？答案：●无论是用PROCESS 语句还是WAIT语句，在对时钟边沿说明时，一定要说明是上升沿还是下降沿（前沿还是后沿），仅仅说明边沿是不够的。
电子技术第八章课后习题答案
第八章习题参考答案8-1 对应图8-47所示的各种情况，分别画出F的波形。
a） b）c） d)图8-47 题8-1图解各输出F的波形如题8=1解图所示。
（c）8-2 如果“与”门的两个输入端中，A为信号输入端，B为控制端。
设A的信号波形如图8-48所示，当控制端B=1和B=0两种状态时，试画出输出波形。
如果是“与非”门、“或”门、“或非”门则又如何分别画出输出波形，最后总结上述四种门电路的控制作用。
图8-48 题8-2图解各种门电路的输出波形如图5－4所示。
与门它们的控制作用分别为：（1）与门：控制端B为高电平时，输出为A信号；控制端B为低电平时，输出为低电平。
（2）与非门：控制端B为高电平时，输出为A信号；控制端B为低电平时，输出为高电平。
（3）或门：控制端B为高电平时，输出为高电平；控制端B为低电平时，输出为A信号。
（4）或非门：控制端B为高电平时，输出为低电平；控制端B为低电平时，输出为A信号。
8-3 对应图8-49所示的电路及输入信号波形，分别画出F1、F2、F3、F4的波形。
a) b) c) d)e)图8-49 题8-3图解各电路的输出波形题8-3解图所示。
8-4 化简下列逻辑函数（方法不限） 1）DF++=A+BDCAC2）DA(CF+D=C+++BCDAADCCD)3）D F+(A++B++=CCABDBD)B(A)D4）EABCF+D++=EACDDBCDEA解 1）DC A BD C A B A D C C A B A DD C C A B A F +++=+++=+++=+++=（反复利用吸收率）2）DC D C D C B D C D C D C A D C A D C B D C A D C A DC AD C A D C B D)C D (C A F +=++=++++=++++=（合并同类项）或DC D C D C A D C B D C D C DC AD C A D C B D)C D (C A F +=+++=++++=3）BDC A C BD C B A D AB D BD C A C BD C B A D B A DBD C A C BD)B A ()D B A (F ++++=++++++=+++++= 再利用卡诺图，如题8-4解图（a ）所示。
(完整版)第21章触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路191、触发器按其工作状态是否稳定可分为( b )。
(a)RS 触发器，JK 触发器，D 触发器，T 触发器；(b)双稳态触发器，单稳态触发器，无稳态触发器；(c)主从型触发器，维持阻塞型触发器。
192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。
(a)置“1”； (b)置“0”； (c)保持原状态。
A193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。
(a)1t ； (b)2t ； (c)3t 。
C S Rt 1t 2t3194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。
(a)200Hz ； (b)400Hz ； (c)100Hz 。
195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。
(a)具有计数功能； (b)置“0”； (c)置“1”。
A196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。
(a)具有计数器功能； (b)置“0”； (c)置“1”。
A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q是“0”的瞬间为( a )。
(a) 1t ； (b)2t ； (c)3t 。
C t 1t 2t 3198、逻辑电路如图所示，它具有( a )。
(a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。
199、逻辑电路如图所示，它具有( b )。
(a)D 触发器功能； (b)T 触发器功能；(c)T'触发器功能。
200、时序逻辑电路与组合逻辑电路的主要区别是( c )。
(a)时序电路只能计数，而组合电路只能寄存；(b)时序电路没有记忆功能，组合电路则有；(c)时序电路具有记忆功能，组合电路则没有。
201、寄存器与计数器的主要区别是( b )。
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第8章 触发器和时序逻辑电路及其使用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK触发器的输入端CP、J和K的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
图8-35 习题8.3图解：根据主从JK触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：习题8.3输出端Ｑ的波形图8.4 已知各触发器和它的输入脉冲CP的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q端的波形。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发 （ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发 （ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发 （ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
各个电路输出端Ｑ的波形和相应的输出端Ｑ的波形相反。
习题8.4各个电路输出端Ｑ的波形图8.5 已知如图8-37所示的主从JK触发器和它的输入端CP的波形图，当各触发器的初始状态均为1时，试画出输出端Ｑ1和Ｑ2的波形图?若时钟脉冲C的频率为200Hz，试问输出端Ｑ1和Ｑ2波形的频率各为多少？图8-37 习题8.5图解：根据逻辑图可得驱动方程，即：J1＝K1＝1；J2＝K2＝1。
根据JK触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为1时，Ｑ1和Ｑ2的输出波形分别如图所示。
从波形图可看出，Ｑ1的周期为C的两倍，Ｑ2的周期为Ｑ1的两倍，若C的频率为200Hz，则Ｑ1的频率为100Hz，Ｑ2的频率为50Hz。
习题8.5电路输出端Ｑ1和Ｑ2的波形图8.6 逻辑电路图如图8-38（a）所示，输入信号CP、A和B的波形图如图8-38（b）所示的，设触发器的初始状态为Ｑ＝0。
试写出它的特性方程，并画出输出Q端的波形。
（a）（b）图8-38 习题8.6图Ｑ＋KＱn。
解：根据逻辑图可得驱动方程，即：J＝K＝A B。
特性方程为：Ｑn+1＝J n当初始状态为0时，Ｑ的输出波形如图所示。
习题8.6电路输出端Ｑ的波形图8.7 已知维持阻塞D触发器波形的输入CP和D的波形图如图8-39所示，设触发器的初始状态为Ｑ＝0。
试画出输出端Ｑ和Q的波形。
图8-39 习题8.7图解：根据D触发器的翻转条件和真值表，可直接画出当初始状态为0时，输出端Ｑ和Q 的波形分别如图所示。
习题8.7电路输出端Ｑ和Q的波形图8.8 如图8-40（a）所示，F1是D触发器，F2是JK触发器，CP和A的波形如图8-40（b）所示，设各触发器的初始状态为Ｑ＝0。
试画出输出端Ｑ1和Ｑ2的波形。
（a）（b）图8-40 习题8.8图解：根据逻辑图可得驱动方程，即：D＝A；J＝K＝Ｑ1。
根据D、JK触发器的翻转条件、驱动方程和真值表，可直接画出当初始状态为0时，Ｑ1和Ｑ2的输出波形分别如图所示。
习题8.8电路输出端Ｑ1和Ｑ2的波形图8.9 分析如图8-41所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。
写出电路的输出方程方程和画出时序图。
图8-41 习题8.9图解：（1）根据逻辑图列写输出方程：CO ＝0n Ｑ2nＱ根据逻辑图列写各个触发器的驱动方程：J 0＝K 0＝1；J 1＝0n Ｑ2n Ｑ、K 1＝0n Ｑ；J 2＝0n Ｑ1n Ｑ 、K 2＝0n Ｑ。
将驱动方程代入特性方程可得状态方程：10n ＋Ｑ＝0n Ｑ，11n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ＋0n Ｑ1n Ｑ，12n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ＋0n Ｑ2n Ｑ （2）将2n Ｑ1n Ｑ0nＱ所有初态的组合代入状态方程进行状态计算，并编制状态转换表如表所示。
（3）：由状态转换表可直接画出时序图如图所示。
从上述分析可知，其逻辑功能为同步五进制加法计数器。
习题8.9的状态转换表 习题8.9的时序图 8.10 分析如图8-42所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。
画出时序图。
图8-42 习题8.10图解：（1）从逻辑图列各个触发器驱动方程：D 0＝0n Ｑ2n Ｑ；D 1＝1n Ｑ；D 2＝Ｑ0Ｑ1。
（2）根据D 触发器的翻转条件、驱动方程和真值表，可直接画出时序图如图所示，由时序图可编制状态转换表如表所示。
从上述分析可知，其逻辑功能为异步五进制加法计数器。
习题8.10的时序图 习题8.10的状态转换表 8.11 分析如图8-43所示电路的逻辑功能，设各触发器的初始状态为Ｑ＝0。
写出电路的输出方程和画出时序图。
图8-43 题8.11图解：（1）根据逻辑图列写各个触发器的驱动方程：J 0＝2n Ｑ、K 0＝1；J 1＝K 1＝1；J 2＝0n Ｑ1nＱ 、K 2＝1。
将驱动方程代入特性方程可得状态方程：10n ＋Ｑ＝0n Ｑ2n Ｑ，11n ＋Ｑ＝1n Ｑ，12n ＋Ｑ＝0n Ｑ1n Ｑ2n Ｑ（2）将2n Ｑ1n Ｑ0nＱ所有初态的组合代入状态方程可直接画出时序图如图所示。
从上述分析可知，其逻辑功能为异步八进制加法计数器。
习题8.11的时序图8.12 试用边沿JK 触发器设计一个同步五进制加法计数器。
解：习题8.9的逻辑图即为同步五进制加法计数器。
8.13 试用边沿D 触发器设计一个同步十进制计数器。
解：根据D 触发器的逻辑功能和同步十进制计数器的工作原理，用边沿D 触发器设计的同步十进制计数器逻辑电路图如图所示。
至于其工作原理读者可自行分析。
习题8.13的逻辑电路图8.14试分别用以下集成计数器设计十二进制计数器。
（1）利用CT74LS161的异步清零功能。
（2）利用CT74LS161和CT74LS163的同步置数功能。
（3）利用CT74LS290的异步清零功能。
解：（1）利用计数器CT74LS161的异步清零功能。
假设CT74LS161的并行输入数据端均接入0000码，即D 3D 2D 1D 0＝0000，相当于十进制数的0。
因为要构成十二进制计数器，所以N ＝12，若反馈数码的十进制数用M 表示，则M ＝N ＋0＝12，即反馈数码为1100。
所以，我们采用和非门译码且经化简后可得D R ＝32ＱＱ，且同时令LD ＝CT T ＝CT P ＝1即可。
它的逻辑图如图所示。
至于它的工作原理和时序图这里就不多介绍了。
习题8.14(1)的逻辑图（2）假设CT74LS161的并行输入数据端均接入0001码，即D 3D 2D 1D 0＝0001，相当于十进制数的1。
因为要构成十二进制计数器，所以N ＝12，若反馈数码的十进制数用M 表示，则M ＝N ＋1－1＝12，即反馈数码为1100。
所以，我们采用和非门译码且经化简后可得LD ＝32ＱＱ，且同时令D R ＝CT T ＝CT P ＝1即可。
它的逻辑图如图所示。
至于它的工作原理和时序图这里就不多介绍了。
习题8.14(2)的逻辑图（3）因为N ＝12，且CT74LS290采用异步置零，所以相应的反馈清零码应为1100。
根据CT74LS290型二–五–十进制计数器的逻辑功能可知，我们只要把它的Ｑ3、Ｑ2端分别接在R 0（1）和R 0（2）上，且S 9（1）和S 9（2）同时接地，Ｑ0端接在CP 1上，计数脉冲从CP 0输入即可。
它的逻辑图如图所示。
至于它的工作原理和时序图这里就不多介绍了。
习题8.14(3)的逻辑图8.15试分别用以下集成计数器设计二十四进制计数器。
（1）利用CT74LS161的异步清零功能。
（2）利用CT74LS163的同步清零功能。
（3）利用CT74LS161和CT74LS163的同步置数功能。
（4）利用CT74LS290的异步清零功能。
解：（1）因为M ＝24，所以24<M <28，即需要两片集成CT74LS161型四位二进制同步计数器，再用异步反馈清零法构成二十四进制计数器。
因为是异步清零，而24对应的二进制数为00011000，所以，可令高位片（Ⅱ）的3210''''Q Q Q Q ＝0001，低位片（Ⅰ）的Q 3Q 2Q 1Q 0＝1000。
在输入第24个计数脉冲CP 时，计数器计到24时，计数器的状态为3210''''Q Q Q Q Q 3Q 2Q 1Q 0＝00011000，其反馈清零函数为D 03R '=Q Q ，这时，和非门输出低电平0，使两片CT74LS163同时被清零，从而实现二十四进制计数。
逻辑电路如图所示。
习题8.15(1)的逻辑图（2）因为M ＝24，所以24<M <28，即需要两片集成CT74LS163型四位二进制同步计数器，再用同步反馈清零法构成二十四进制计数器。
因为是同步清零，所以反馈的状态应是24－1＝23，而23对应的二进制数为00010111，所以，可令高位片（Ⅱ）的3210''''Q Q Q Q ＝0001，低位片（Ⅰ）的Q 3Q 2Q 1Q 0＝0111。
当计数器计到23时，计数器的状态为3210''''Q Q Q Q Q 3Q 2Q 1Q 0＝00010111，其反馈清零函数为D 0210R '=Q Q Q Q ，这时，和非门输出低电平0，在输入第24个计数脉冲CP 时，使两片CT74LS163同时被清零，从而实现二十四进制计数。
电路如图所示。
习题8.15(2)的逻辑图（3）因为M ＝24，所以24<M <28，即需要两片集成CT74LS161型四位二进制同步计数器。