数字集成电路第7章 动态CMOS逻辑电路
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Φ Φ
Mp
off Mp on
Out In1 In2 In3 Φ CL PDN B
MN
1 Out (AB+C) C
A
预充–求值动态 预充 求值动态 门的一般结构
Φ
off MNon
预充–求值 预充 求值AOI 求值 动态门
预充-求值的动态 预充 求值的动态CMOS与非门 求值的动态 与非门
预充—求值电路中的电荷分享问题 预充 求值电路中的电荷分享问题
时钟信号的ห้องสมุดไป่ตู้计
动态短路必须有时钟控制。时钟信号的最高频率由电路的充、 动态短路必须有时钟控制。时钟信号的最高频率由电路的充、放电时 间限制；时钟信号的最低频率受存储电荷保持时间限制。 间限制；时钟信号的最低频率受存储电荷保持时间限制。
与静态反相器上升时间相同
时钟频率的限制
要使电路正常工作，时钟信号为低电平时间必须大于电路上升时间； 要使电路正常工作，时钟信号为低电平时间必须大于电路上升时间； 时钟信号为高电平时间必须大于电路的下降时间。 时钟信号为高电平时间必须大于电路的下降时间。 如果时钟占空比为1： ，则半周期时间由充放电时间中较长的一个限制。 如果时钟占空比为 ：1，则半周期时间由充放电时间中较长的一个限制。
时钟信号的产生和分布
多米诺（ 多米诺（Domino）CMOS电路 ） 电路
多米诺（ 多米诺（Domino）CMOS电路 ） 电路
多米诺CMOS电路由一级预充 求值动态逻辑门加一级静态 电路由一级预充-求值动态逻辑门加一级静态 多米诺 电路由一级预充 求值动态逻辑门加一级静态CMOS反相 反相 器构成。由于经过反相器输出，提高了输出驱动能力，也解决了富NMOS 器构成。由于经过反相器输出，提高了输出驱动能力，也解决了富 与富NMOS动态电路不能直接级联的问题。 动态电路不能直接级联的问题。 与富 动态电路不能直接级联的问题
时钟信号的产生
真正的单向时钟电路中，不存在两相时钟偏移引起的信号竞争问题。 真正的单向时钟电路中，不存在两相时钟偏移引起的信号竞争问题。但 是会由于时钟信号延迟引起各个部分工作的不同步 对于小的局部电路模块， 各个部分工作的不同步。 是会由于时钟信号延迟引起各个部分工作的不同步。对于小的局部电路模块， 时钟信号线的Rc延迟很小 影响不大；但是对于整个芯片来说， 延迟很小， 时钟信号线的 延迟很小，影响不大；但是对于整个芯片来说，时钟信号 线的RC延迟将变得不可忽略 会严重影响整个数字系统的可靠工作。因此， 延迟将变得不可忽略， 线的 延迟将变得不可忽略，会严重影响整个数字系统的可靠工作。因此， 对时钟信号线要精心设计。 对时钟信号线要精心设计。 由于时钟信号要控制芯片上各部分电路工作，因此扇出系数非常大。为 由于时钟信号要控制芯片上各部分电路工作，因此扇出系数非常大。 提高驱动能力，并避免由于负载不均匀引起到达各个电路的时钟延迟不一致， 提高驱动能力，并避免由于负载不均匀引起到达各个电路的时钟延迟不一致， 时钟信号必须经过多级反相器构成的缓冲器，而且采用树状结构 树状结构。 时钟信号必须经过多级反相器构成的缓冲器，而且采用树状结构。 时钟信号源可以使芯片内部产生的，也可以从片外送入。 时钟信号源可以使芯片内部产生的，也可以从片外送入。片内时钟发生 器用环形振荡器电路来实现。 环形振荡器电路来实现 器用环形振荡器电路来实现。
如不加该求值晶体 管，则当时钟控制的 PMOS器件在对输出 器件在对输出 充电的过程中， 充电的过程中，可能 会在上拉路径和下拉 路径之间产生竞争。 路径之间产生竞争。
预充—求值动态电路的一般结构 预充 求值动态电路的一般结构 电路） （富NMOS/富PMOS 电路） 富
预充—求值动态电路的一般结构 预充 求值动态电路的一般结构 电路） （富NMOS电路） 电路
动态逻辑 vs. CMOS逻辑 逻辑
优点: 优点:
管子数少，面积小，速度快； 管子数少，面积小，速度快；
缺点： 缺点：
产生泄漏电流，影响动态节点的信号保持； 产生泄漏电流，影响动态节点的信号保持； 出现电荷分享现象，造成信号丢失； 出现电荷分享现象，造成信号丢失； 需要时钟信号控制电路的工作，增加设计难度； 需要时钟信号控制电路的工作，增加设计难度；
动态CMOS逻辑电路 第七章 动态 逻辑电路
动态逻辑电路的特点 预充─求值的动态 求值的动态CMOS电路 预充 求值的动态 电路 多米诺CMOS电路 多米诺 电路 时钟同步CMOS电路 时钟同步 电路
静态电路 vs. 动态电路
静态电路是指电路的所有节点都有到地或 静态电路是指电路的所有节点都有到地或 到电源的电阻通路； 电阻通路 到电源的电阻通路； 动态电路是指电路中的一个或多个节点的 动态电路是指电路中的一个或多个节点的 值是由存储在电容上的电荷来决定的； 电容上的电荷来决定的 值是由存储在电容上的电荷来决定的；
多输出多米诺电路
一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。 一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。 不仅可以将动态电路中整个逻辑块的结果经反相器输出， 不仅可以将动态电路中整个逻辑块的结果经反相器输出，还可以将其中子逻辑块的 结果也经过反相器输出。 结果也经过反相器输出。
多米诺CMOS电路的特点 电路的特点 多米诺
由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通， 由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因 NMOS多米诺电路在预充期间的输出为低电平 NMOS管导通 此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。 NMOS的多米诺电路直接级联不会影响下一级电路正常工作 此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。
在实现逻辑功能的下拉支路中增加一由同一时钟控制 在实现逻辑功能的下拉支路中增加一由同一时钟控制 的NMOS管 M N。 管
Pulldown Network
A
B
(a) CMOS静态电路 静态电路
(b) 类NMOS电路 电路
(c) 预充 求值动态电路 预充-求值动态电路
求值晶体管
在下拉路径中增加一个用时钟控制的NMOS管， 下拉路径中增加一个用时钟控制的 管 则只在PMOS器件被关闭之后才导通，才可实现逻辑 器件被关闭之后才导通， 则只在 器件被关闭之后才导通 求值； 管又称为求值晶体管 求值；故，该NMOS管又称为求值晶体管。 管又称为求值晶体管。
预充−求值动态逻辑 预充 求值动态逻辑 vs. 类NMOS逻辑 逻辑
可以说是在类NMOS电路的基础上发展起来的。 电路的基础上发展起来的。 可以说是在类 电路的基础上发展起来的 也是只用一个 也是只用一个NMOS(或PMOS)逻辑块实现逻辑 只用一个 或 逻辑块实现逻辑 功能，而把另一逻辑块用单个 另一逻辑块用单个PMOS(或NMOS)管代 功能，而把另一逻辑块用单个 或 管代 替。 不同的是负载管不是常通的，而是受时钟信号的 负载管不是常通的 不同的是负载管不是常通的，而是受时钟信号的 控制；而且对逻辑功能块也增加了时钟信号的控制 对逻辑功能块也增加了时钟信号的控制。 控制；而且对逻辑功能块也增加了时钟信号的控制。
对于预充-求值的动态电路，若输入信号在求值阶段变化， 对于预充 求值的动态电路，若输入信号在求值阶段变化，可能会引起 求值的动态电路 电荷分享问题， 电荷分享问题，使输出信号受到破坏。
预充—求值电路的级连 预充 求值电路的级连
当用多级动态逻辑门去实现复杂功能时，不能用富 与富NMOS直接级联 当用多级动态逻辑门去实现复杂功能时，不能用富NMOS与富 与富 直接级联 对于富NMOS电路，输出节点预充的高电平可以使下一级电路中的 电路， 管导通， 对于富 电路 输出节点预充的高电平可以使下一级电路中的NMOS管导通， 管导通 可能引起误操作，破坏电路的正常输出。 可能引起误操作，破坏电路的正常输出。
CMOS逻辑门正常工作， CMOS逻辑门正常工作，实现逻辑 逻辑门正常工作 求值； 求值；
Out
φ = 0时，保持阶段： 保持阶段：
CMOS电路停止求值，依靠结点电 CMOS电路停止求值， 电路停止求值 容保持信息； 容保持信息；
Hold on Evaluate Hold on Evaluate
多米诺（ 多米诺（Domino）CMOS电路 ） 电路
Φ=0是预充阶段，使V1为高电平，输出低电平； =0是预充阶段， V1为高电平，输出低电平； 是预充阶段 为高电平 构成下拉通路导通， 放电到低电平， 当Φ=1时，若A=B=1，则M1，M2和MN1构成下拉通路导通，使V1放电到低电平， 时 ， ， 和 构成下拉通路导通 放电到低电平 反相后输出高电平。 反相后输出高电平。 若两个信号不全为高，则输出保持为低电平。 若两个信号不全为高，则输出保持为低电平。
为了避免预充-求值动态电路在预充期间不真实输出影响下一级电路的 为了避免预充 求值动态电路在预充期间不真实输出影响下一级电路的 逻辑操作， 与富NMOS电路不能直接级联，而是采取富 电路不能直接级联， 逻辑操作，富NMOS与富 与富 电路不能直接级联 而是采取富NMOS和 和 交替级联的方法， 富PMOS交替级联的方法，或者采用静态反相器隔离，即采用多米诺电路。 交替级联的方法 或者采用静态反相器隔离，即采用多米诺电路。
静态逻辑 vs. 动态逻辑
静态逻辑
稳定的输入信号使MOS管保持在导通或截止状态 管保持在导通或截止状态 稳定的输入信号使 维持稳定的输出状态，信号可长期保持； ，维持稳定的输出状态，信号可长期保持；
撤掉输入信号，则输出信号不存在。 撤掉输入信号，则输出信号不存在。
动态逻辑
利用电容的存储效应来保存信息； 利用电容的存储效应来保存信息； 电容的存储效应来保存信息 即使撤掉输入信号， 即使撤掉输入信号，输出状态在一定时间 内仍可保持，但最终不能长期保持 不能长期保持。 内仍可保持，但最终不能长期保持。
如果在求值时 NMOS逻辑块不存在 逻辑块不存在 导通通路，输出为高， 导通通路，输出为高， 由于电路中存在各种 泄漏电流， 泄漏电流，将输出节 点电容上存储的电荷 泄放，时间越长， 泄放，时间越长，电 荷泄漏越多， 荷泄漏越多，高电平 下降越显著。 下降越显著。如果允 许高电平下降20%， 许高电平下降 ， 则由此可以限定输出 最长保持时间。 最长保持时间。
CMOS动态逻辑的特点 动态逻辑的特点
仍是CMOS逻辑，为无比逻辑； 逻辑，为无比逻辑； 仍是 逻辑
比CMOS逻辑晶体管数少，减小了芯片面积； 逻辑晶体管数少， 逻辑晶体管数少 减小了芯片面积；
提高电路工作速度； 提高电路工作速度； 比静态逻辑快，比类 逻辑功耗低； 比静态逻辑快，比类NMOS逻辑功耗低； 逻辑功耗低
多输出多米诺电路实现4位进位链 多输出多米诺电路实现 位进位链
时钟同步CMOS电路 2MOS) 电路(C 时钟同步 电路
时钟同步CMOS电路 2MOS) 电路(C 时钟同步 电路
VDD Φ IN
Mp1
CA
Mp2
在静态CMOS逻辑门的上拉和 逻辑门的上拉和 在静态 下拉通路中分别增加一个受反相 时钟控制的P管和 管和N管 构成一与 时钟控制的 管和 管，构成一与 时钟同步的CMOS逻辑门； 逻辑门； 时钟同步的 逻辑门
预充─求值的动态 预充 求值的动态CMOS电路 求值的动态 电路
预充−求值动态电路的基本构成 预充 求值动态电路的基本构成
把静态CMOS逻辑直接转换为类 逻辑直接转换为类NMOS逻辑， 逻辑， 把静态 逻辑直接转换为类 逻辑 再把类NMOS电路中的常通 电路中的常通PMOS负载器件改换为 再把类 电路中的常通 负载器件改换为 由一时钟信控制的PMOS负载管。 负载管。 由一时钟信控制的 负载管
Vout
Mn2
CL
Φ
Mn1
这种时钟同步的CMOS反相器不 反相器不 这种时钟同步的 求值是按照预充-求值的方式 而是求值 求值的方式， 是按照预充 求值的方式，而是求值 保持； 保持；
同步CMOS电路的工作原理 时钟 同步 电路的工作原理
VDD Φ In
Mp1 Mp2
φ = 1时，求值阶段： 求值阶段：
Mp
off Mp on
Out In1 In2 In3 Φ CL PDN B
MN
1 Out (AB+C) C
A
预充–求值动态 预充 求值动态 门的一般结构
Φ
off MNon
预充–求值 预充 求值AOI 求值 动态门
预充-求值的动态 预充 求值的动态CMOS与非门 求值的动态 与非门
预充—求值电路中的电荷分享问题 预充 求值电路中的电荷分享问题
时钟信号的ห้องสมุดไป่ตู้计
动态短路必须有时钟控制。时钟信号的最高频率由电路的充、 动态短路必须有时钟控制。时钟信号的最高频率由电路的充、放电时 间限制；时钟信号的最低频率受存储电荷保持时间限制。 间限制；时钟信号的最低频率受存储电荷保持时间限制。
与静态反相器上升时间相同
时钟频率的限制
要使电路正常工作，时钟信号为低电平时间必须大于电路上升时间； 要使电路正常工作，时钟信号为低电平时间必须大于电路上升时间； 时钟信号为高电平时间必须大于电路的下降时间。 时钟信号为高电平时间必须大于电路的下降时间。 如果时钟占空比为1： ，则半周期时间由充放电时间中较长的一个限制。 如果时钟占空比为 ：1，则半周期时间由充放电时间中较长的一个限制。
时钟信号的产生和分布
多米诺（ 多米诺（Domino）CMOS电路 ） 电路
多米诺（ 多米诺（Domino）CMOS电路 ） 电路
多米诺CMOS电路由一级预充 求值动态逻辑门加一级静态 电路由一级预充-求值动态逻辑门加一级静态 多米诺 电路由一级预充 求值动态逻辑门加一级静态CMOS反相 反相 器构成。由于经过反相器输出，提高了输出驱动能力，也解决了富NMOS 器构成。由于经过反相器输出，提高了输出驱动能力，也解决了富 与富NMOS动态电路不能直接级联的问题。 动态电路不能直接级联的问题。 与富 动态电路不能直接级联的问题
时钟信号的产生
真正的单向时钟电路中，不存在两相时钟偏移引起的信号竞争问题。 真正的单向时钟电路中，不存在两相时钟偏移引起的信号竞争问题。但 是会由于时钟信号延迟引起各个部分工作的不同步 对于小的局部电路模块， 各个部分工作的不同步。 是会由于时钟信号延迟引起各个部分工作的不同步。对于小的局部电路模块， 时钟信号线的Rc延迟很小 影响不大；但是对于整个芯片来说， 延迟很小， 时钟信号线的 延迟很小，影响不大；但是对于整个芯片来说，时钟信号 线的RC延迟将变得不可忽略 会严重影响整个数字系统的可靠工作。因此， 延迟将变得不可忽略， 线的 延迟将变得不可忽略，会严重影响整个数字系统的可靠工作。因此， 对时钟信号线要精心设计。 对时钟信号线要精心设计。 由于时钟信号要控制芯片上各部分电路工作，因此扇出系数非常大。为 由于时钟信号要控制芯片上各部分电路工作，因此扇出系数非常大。 提高驱动能力，并避免由于负载不均匀引起到达各个电路的时钟延迟不一致， 提高驱动能力，并避免由于负载不均匀引起到达各个电路的时钟延迟不一致， 时钟信号必须经过多级反相器构成的缓冲器，而且采用树状结构 树状结构。 时钟信号必须经过多级反相器构成的缓冲器，而且采用树状结构。 时钟信号源可以使芯片内部产生的，也可以从片外送入。 时钟信号源可以使芯片内部产生的，也可以从片外送入。片内时钟发生 器用环形振荡器电路来实现。 环形振荡器电路来实现 器用环形振荡器电路来实现。
如不加该求值晶体 管，则当时钟控制的 PMOS器件在对输出 器件在对输出 充电的过程中， 充电的过程中，可能 会在上拉路径和下拉 路径之间产生竞争。 路径之间产生竞争。
预充—求值动态电路的一般结构 预充 求值动态电路的一般结构 电路） （富NMOS/富PMOS 电路） 富
预充—求值动态电路的一般结构 预充 求值动态电路的一般结构 电路） （富NMOS电路） 电路
动态逻辑 vs. CMOS逻辑 逻辑
优点: 优点:
管子数少，面积小，速度快； 管子数少，面积小，速度快；
缺点： 缺点：
产生泄漏电流，影响动态节点的信号保持； 产生泄漏电流，影响动态节点的信号保持； 出现电荷分享现象，造成信号丢失； 出现电荷分享现象，造成信号丢失； 需要时钟信号控制电路的工作，增加设计难度； 需要时钟信号控制电路的工作，增加设计难度；
动态CMOS逻辑电路 第七章 动态 逻辑电路
动态逻辑电路的特点 预充─求值的动态 求值的动态CMOS电路 预充 求值的动态 电路 多米诺CMOS电路 多米诺 电路 时钟同步CMOS电路 时钟同步 电路
静态电路 vs. 动态电路
静态电路是指电路的所有节点都有到地或 静态电路是指电路的所有节点都有到地或 到电源的电阻通路； 电阻通路 到电源的电阻通路； 动态电路是指电路中的一个或多个节点的 动态电路是指电路中的一个或多个节点的 值是由存储在电容上的电荷来决定的； 电容上的电荷来决定的 值是由存储在电容上的电荷来决定的；
多输出多米诺电路
一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。 一个复杂的逻辑功能块可以看作由多个子逻辑块串、并联组成。 不仅可以将动态电路中整个逻辑块的结果经反相器输出， 不仅可以将动态电路中整个逻辑块的结果经反相器输出，还可以将其中子逻辑块的 结果也经过反相器输出。 结果也经过反相器输出。
多米诺CMOS电路的特点 电路的特点 多米诺
由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通， 由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因 NMOS多米诺电路在预充期间的输出为低电平 NMOS管导通 此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。 NMOS的多米诺电路直接级联不会影响下一级电路正常工作 此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。
在实现逻辑功能的下拉支路中增加一由同一时钟控制 在实现逻辑功能的下拉支路中增加一由同一时钟控制 的NMOS管 M N。 管
Pulldown Network
A
B
(a) CMOS静态电路 静态电路
(b) 类NMOS电路 电路
(c) 预充 求值动态电路 预充-求值动态电路
求值晶体管
在下拉路径中增加一个用时钟控制的NMOS管， 下拉路径中增加一个用时钟控制的 管 则只在PMOS器件被关闭之后才导通，才可实现逻辑 器件被关闭之后才导通， 则只在 器件被关闭之后才导通 求值； 管又称为求值晶体管 求值；故，该NMOS管又称为求值晶体管。 管又称为求值晶体管。
预充−求值动态逻辑 预充 求值动态逻辑 vs. 类NMOS逻辑 逻辑
可以说是在类NMOS电路的基础上发展起来的。 电路的基础上发展起来的。 可以说是在类 电路的基础上发展起来的 也是只用一个 也是只用一个NMOS(或PMOS)逻辑块实现逻辑 只用一个 或 逻辑块实现逻辑 功能，而把另一逻辑块用单个 另一逻辑块用单个PMOS(或NMOS)管代 功能，而把另一逻辑块用单个 或 管代 替。 不同的是负载管不是常通的，而是受时钟信号的 负载管不是常通的 不同的是负载管不是常通的，而是受时钟信号的 控制；而且对逻辑功能块也增加了时钟信号的控制 对逻辑功能块也增加了时钟信号的控制。 控制；而且对逻辑功能块也增加了时钟信号的控制。
对于预充-求值的动态电路，若输入信号在求值阶段变化， 对于预充 求值的动态电路，若输入信号在求值阶段变化，可能会引起 求值的动态电路 电荷分享问题， 电荷分享问题，使输出信号受到破坏。
预充—求值电路的级连 预充 求值电路的级连
当用多级动态逻辑门去实现复杂功能时，不能用富 与富NMOS直接级联 当用多级动态逻辑门去实现复杂功能时，不能用富NMOS与富 与富 直接级联 对于富NMOS电路，输出节点预充的高电平可以使下一级电路中的 电路， 管导通， 对于富 电路 输出节点预充的高电平可以使下一级电路中的NMOS管导通， 管导通 可能引起误操作，破坏电路的正常输出。 可能引起误操作，破坏电路的正常输出。
CMOS逻辑门正常工作， CMOS逻辑门正常工作，实现逻辑 逻辑门正常工作 求值； 求值；
Out
φ = 0时，保持阶段： 保持阶段：
CMOS电路停止求值，依靠结点电 CMOS电路停止求值， 电路停止求值 容保持信息； 容保持信息；
Hold on Evaluate Hold on Evaluate
多米诺（ 多米诺（Domino）CMOS电路 ） 电路
Φ=0是预充阶段，使V1为高电平，输出低电平； =0是预充阶段， V1为高电平，输出低电平； 是预充阶段 为高电平 构成下拉通路导通， 放电到低电平， 当Φ=1时，若A=B=1，则M1，M2和MN1构成下拉通路导通，使V1放电到低电平， 时 ， ， 和 构成下拉通路导通 放电到低电平 反相后输出高电平。 反相后输出高电平。 若两个信号不全为高，则输出保持为低电平。 若两个信号不全为高，则输出保持为低电平。
为了避免预充-求值动态电路在预充期间不真实输出影响下一级电路的 为了避免预充 求值动态电路在预充期间不真实输出影响下一级电路的 逻辑操作， 与富NMOS电路不能直接级联，而是采取富 电路不能直接级联， 逻辑操作，富NMOS与富 与富 电路不能直接级联 而是采取富NMOS和 和 交替级联的方法， 富PMOS交替级联的方法，或者采用静态反相器隔离，即采用多米诺电路。 交替级联的方法 或者采用静态反相器隔离，即采用多米诺电路。
静态逻辑 vs. 动态逻辑
静态逻辑
稳定的输入信号使MOS管保持在导通或截止状态 管保持在导通或截止状态 稳定的输入信号使 维持稳定的输出状态，信号可长期保持； ，维持稳定的输出状态，信号可长期保持；
撤掉输入信号，则输出信号不存在。 撤掉输入信号，则输出信号不存在。
动态逻辑
利用电容的存储效应来保存信息； 利用电容的存储效应来保存信息； 电容的存储效应来保存信息 即使撤掉输入信号， 即使撤掉输入信号，输出状态在一定时间 内仍可保持，但最终不能长期保持 不能长期保持。 内仍可保持，但最终不能长期保持。
如果在求值时 NMOS逻辑块不存在 逻辑块不存在 导通通路，输出为高， 导通通路，输出为高， 由于电路中存在各种 泄漏电流， 泄漏电流，将输出节 点电容上存储的电荷 泄放，时间越长， 泄放，时间越长，电 荷泄漏越多， 荷泄漏越多，高电平 下降越显著。 下降越显著。如果允 许高电平下降20%， 许高电平下降 ， 则由此可以限定输出 最长保持时间。 最长保持时间。
CMOS动态逻辑的特点 动态逻辑的特点
仍是CMOS逻辑，为无比逻辑； 逻辑，为无比逻辑； 仍是 逻辑
比CMOS逻辑晶体管数少，减小了芯片面积； 逻辑晶体管数少， 逻辑晶体管数少 减小了芯片面积；
提高电路工作速度； 提高电路工作速度； 比静态逻辑快，比类 逻辑功耗低； 比静态逻辑快，比类NMOS逻辑功耗低； 逻辑功耗低
多输出多米诺电路实现4位进位链 多输出多米诺电路实现 位进位链
时钟同步CMOS电路 2MOS) 电路(C 时钟同步 电路
时钟同步CMOS电路 2MOS) 电路(C 时钟同步 电路
VDD Φ IN
Mp1
CA
Mp2
在静态CMOS逻辑门的上拉和 逻辑门的上拉和 在静态 下拉通路中分别增加一个受反相 时钟控制的P管和 管和N管 构成一与 时钟控制的 管和 管，构成一与 时钟同步的CMOS逻辑门； 逻辑门； 时钟同步的 逻辑门
预充─求值的动态 预充 求值的动态CMOS电路 求值的动态 电路
预充−求值动态电路的基本构成 预充 求值动态电路的基本构成
把静态CMOS逻辑直接转换为类 逻辑直接转换为类NMOS逻辑， 逻辑， 把静态 逻辑直接转换为类 逻辑 再把类NMOS电路中的常通 电路中的常通PMOS负载器件改换为 再把类 电路中的常通 负载器件改换为 由一时钟信控制的PMOS负载管。 负载管。 由一时钟信控制的 负载管
Vout
Mn2
CL
Φ
Mn1
这种时钟同步的CMOS反相器不 反相器不 这种时钟同步的 求值是按照预充-求值的方式 而是求值 求值的方式， 是按照预充 求值的方式，而是求值 保持； 保持；
同步CMOS电路的工作原理 时钟 同步 电路的工作原理
VDD Φ In
Mp1 Mp2
φ = 1时，求值阶段： 求值阶段：