第5讲VerilogHDL行为建模方法详解
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2．对左值的赋值由仿真器调度到相应的仿真时刻，延迟时间由语句中内嵌的延迟 值确定。在本例中，对reg1的赋值需要等一个时间单位，对reg2的赋值需要等到 时钟信号下降沿到来的时刻，对reg3的赋值需要等一个时间单位；
3．每个赋值操作在被调度的仿真时刻完成。注意，对左侧变量的赋值使用的是由 仿真器保存的表达式“旧值”。在本例中，对reg3赋值使用的是reg1的“旧值” ，而不是在此之前对reg1赋予的新值，reg1的“旧值”是在赋值事件调度时由仿 真器保存的。
硬件描述语言
9wenku.baidu.com
阻塞赋值语句
• 阻塞赋值语句使用“=”作为赋值符，在一个begin-end块中表现为串行 行为。
仿真0时刻执行 仿真时刻15执行 仿真时刻25执行
x = 0执行完成之后，才会执行y = 1
1．如果右侧表达式的位宽较宽，则将保留从最低位开始的右侧值，把超过
左侧位宽的高位丢弃；
2．如果左侧位宽大于右侧位宽，则不足的高位补0；
• 用法：
• 过程赋值语句的左侧值可以是：
1. reg，整型数、实型数、时间寄存器变量或存储器单元。
2. 上述各种类型的位选（例如，addr [ 0 ]）。
3. 上述各种类型的域选（例如，addr [ 31 : 16 ]）。
上面三种类型的拼接。
• Verilog包括两种类型的过程赋值语句：阻塞赋值和非阻塞赋值 语句
硬件描述语言
12
• 使用非阻塞赋值来避免竞争 • 采用阻塞赋值完成
产生了竞争的情况：a = b和b = a，具体执行顺序的先后取决于 所使用的仿真器，因此这段代 码达不到交换a和b值的目的 。
在每个时钟上升沿到来的时候， 仿真器读取每个操作数的值， 进而计算表达式的值并保存在 临时变量中；当赋值的时候， 仿真器将这些保存的值赋予非 阻塞赋值语句的左侧变量。
硬件描述语言
14
• 常规延迟控制
常规延迟控制位于赋值语句的左边，用于指 定一个非零延迟值。
硬件描述语言
15
• 内嵌赋值延迟控制
除了可以将延迟控制置于赋值语句之前，还可以将它嵌入 到赋值语句中，放在赋值符的右边。这种延迟方式的效果 与常规延迟赋值是完全不同的。
9. 定义顺序块和并行块语句。
10. 理解命名块和命名块的禁用。
11. 在设计实例中进行行为级建模。
硬件描述语言
3
5.1 结构化过程语句
• 在Verilog中有两种结构化的过程语句：initial语句和always 语句，它们是行为级建模的两种基本语句。其他所有的行 为语句只能出现在这两种结构化过程语句里。
• always语句通常用于对数字电路中一组反复执行的活动进行建模。例 如时钟信号发生器，每半个时钟周期时钟信号翻转一次。在现实电路 中只要电源接通，时钟信号发生器从时刻0就有效，一直工作下去。
硬件描述语言
8
5.2 过程赋值语句
• 过程赋值语句的更新对象是寄存器、整数、实数或时间变量。 这些类型的变量在被赋值后，其值将保持不变，直到被其他过 程赋值语句赋予新值。
3. 理解行为级建模中基于延迟的时序控制机制。学习使用一般延迟、内嵌赋值 延迟和零延迟。
4. 理解行为级建模中基于事件的时序控制机制。学习使用一般事件控制、命名 事件控制和事件OR（或）控制。
5. 在行为级建模中使用电平敏感的时序控制机制。
6. 使用if和else解释条件语句。
7. 使用case，casex和casez语句讲解多路分支。 8. 理解while，for，repeat和forever等循环语句。
• 与C语言不同，Verilog在本质上是并发而非顺序的。Verilog 中的各个执行流程（进程）并发执行，而不是顺序执行的 。
• 每个initial语句和always语句代表一个独立的执行过程，每 个执行过程从仿真时间0开始执行，并且这两种语句不能 嵌套使用。
硬件描述语言
4
initial语句
• 所有在initial语句内的语句构成了一个initial块。initial块从仿真0 时刻开始执行，在整个仿真过程中只执行一次。
• 如果一个模块中包括了若干个initial块，则这些initial块从仿真0 时刻开始并发执行，且每个块的执行是各自独立的。
• 如果在块内包含了多条行为语句，那么需要将这些语句组成一 组，一般是使用关键字begin和end将它们组合为一个块语句； 如果块内只有一条语句，则不必使用begin和end。
硬件描述语言
13
5.3 基于延迟的时序控制
• Verilog提供了三种时序控制方法：基于延迟的时序控制、基于事件的时 序控制和电平敏感的时序控制。
• 基于延迟的时序控制出现在表达式中，它指定了语句开始执行到执行完 成之间的时间间隔。其格式如下：
• 延迟值可以是数字、标识符或表达式，需要在延迟值前加上关键字#。 对于过程赋值，Verilog提供了三种类型的延迟控制：常规延迟控制、赋 值内嵌延迟控制和零延迟控制。
硬件描述语言
10
• 非阻塞赋值使用“<=”作为赋值符。
仿真0时刻执行 仿真时刻15执行 仿真时刻10执行
x = 0与y = 1同时执行
仿真0时刻执行
注意：不要在同一个always块中混合使用阻塞和非阻塞赋值语句。
硬件描述语言
11
• 非阻塞赋值语句的应用 • 对程序：
• 有如下的特点：
1．在每个时钟上升沿到来时读取in1，in2，in3和reg1，计算右侧表达式的值；
计算机科学与技术系
f=ab …
Verilog硬件描述语言 Verilog HDL
主讲 陈付龙
2015年
第5讲 Verilog HDL行为建模方法
硬件描述语言
2
学习目标
1. 结构化过程always和initial
2. 定义阻塞（blocking）和非阻塞（non-blocking）过程性赋值语句。
• 由于initial块语句在整个仿真期间只能执行一次，因此它一般被 用于初始化、信号监视、生成仿真波形等目的。
硬件描述语言
5
硬件描述语言
6
• 在变量声明的同时进行初始化
• 同时进行端口/数据声明和初始化
硬件描述语言
7
always语句
• always语句包括的所有行为语句构成了一个always语句块。该always语 句块从仿真0时刻开始顺序执行其中的行为语句；在最后一条执行完 成后，再次开始执行其中的第一条语句，如此循环往复，直至整个仿 真结束。
3．每个赋值操作在被调度的仿真时刻完成。注意，对左侧变量的赋值使用的是由 仿真器保存的表达式“旧值”。在本例中，对reg3赋值使用的是reg1的“旧值” ，而不是在此之前对reg1赋予的新值，reg1的“旧值”是在赋值事件调度时由仿 真器保存的。
硬件描述语言
9wenku.baidu.com
阻塞赋值语句
• 阻塞赋值语句使用“=”作为赋值符，在一个begin-end块中表现为串行 行为。
仿真0时刻执行 仿真时刻15执行 仿真时刻25执行
x = 0执行完成之后，才会执行y = 1
1．如果右侧表达式的位宽较宽，则将保留从最低位开始的右侧值，把超过
左侧位宽的高位丢弃；
2．如果左侧位宽大于右侧位宽，则不足的高位补0；
• 用法：
• 过程赋值语句的左侧值可以是：
1. reg，整型数、实型数、时间寄存器变量或存储器单元。
2. 上述各种类型的位选（例如，addr [ 0 ]）。
3. 上述各种类型的域选（例如，addr [ 31 : 16 ]）。
上面三种类型的拼接。
• Verilog包括两种类型的过程赋值语句：阻塞赋值和非阻塞赋值 语句
硬件描述语言
12
• 使用非阻塞赋值来避免竞争 • 采用阻塞赋值完成
产生了竞争的情况：a = b和b = a，具体执行顺序的先后取决于 所使用的仿真器，因此这段代 码达不到交换a和b值的目的 。
在每个时钟上升沿到来的时候， 仿真器读取每个操作数的值， 进而计算表达式的值并保存在 临时变量中；当赋值的时候， 仿真器将这些保存的值赋予非 阻塞赋值语句的左侧变量。
硬件描述语言
14
• 常规延迟控制
常规延迟控制位于赋值语句的左边，用于指 定一个非零延迟值。
硬件描述语言
15
• 内嵌赋值延迟控制
除了可以将延迟控制置于赋值语句之前，还可以将它嵌入 到赋值语句中，放在赋值符的右边。这种延迟方式的效果 与常规延迟赋值是完全不同的。
9. 定义顺序块和并行块语句。
10. 理解命名块和命名块的禁用。
11. 在设计实例中进行行为级建模。
硬件描述语言
3
5.1 结构化过程语句
• 在Verilog中有两种结构化的过程语句：initial语句和always 语句，它们是行为级建模的两种基本语句。其他所有的行 为语句只能出现在这两种结构化过程语句里。
• always语句通常用于对数字电路中一组反复执行的活动进行建模。例 如时钟信号发生器，每半个时钟周期时钟信号翻转一次。在现实电路 中只要电源接通，时钟信号发生器从时刻0就有效，一直工作下去。
硬件描述语言
8
5.2 过程赋值语句
• 过程赋值语句的更新对象是寄存器、整数、实数或时间变量。 这些类型的变量在被赋值后，其值将保持不变，直到被其他过 程赋值语句赋予新值。
3. 理解行为级建模中基于延迟的时序控制机制。学习使用一般延迟、内嵌赋值 延迟和零延迟。
4. 理解行为级建模中基于事件的时序控制机制。学习使用一般事件控制、命名 事件控制和事件OR（或）控制。
5. 在行为级建模中使用电平敏感的时序控制机制。
6. 使用if和else解释条件语句。
7. 使用case，casex和casez语句讲解多路分支。 8. 理解while，for，repeat和forever等循环语句。
• 与C语言不同，Verilog在本质上是并发而非顺序的。Verilog 中的各个执行流程（进程）并发执行，而不是顺序执行的 。
• 每个initial语句和always语句代表一个独立的执行过程，每 个执行过程从仿真时间0开始执行，并且这两种语句不能 嵌套使用。
硬件描述语言
4
initial语句
• 所有在initial语句内的语句构成了一个initial块。initial块从仿真0 时刻开始执行，在整个仿真过程中只执行一次。
• 如果一个模块中包括了若干个initial块，则这些initial块从仿真0 时刻开始并发执行，且每个块的执行是各自独立的。
• 如果在块内包含了多条行为语句，那么需要将这些语句组成一 组，一般是使用关键字begin和end将它们组合为一个块语句； 如果块内只有一条语句，则不必使用begin和end。
硬件描述语言
13
5.3 基于延迟的时序控制
• Verilog提供了三种时序控制方法：基于延迟的时序控制、基于事件的时 序控制和电平敏感的时序控制。
• 基于延迟的时序控制出现在表达式中，它指定了语句开始执行到执行完 成之间的时间间隔。其格式如下：
• 延迟值可以是数字、标识符或表达式，需要在延迟值前加上关键字#。 对于过程赋值，Verilog提供了三种类型的延迟控制：常规延迟控制、赋 值内嵌延迟控制和零延迟控制。
硬件描述语言
10
• 非阻塞赋值使用“<=”作为赋值符。
仿真0时刻执行 仿真时刻15执行 仿真时刻10执行
x = 0与y = 1同时执行
仿真0时刻执行
注意：不要在同一个always块中混合使用阻塞和非阻塞赋值语句。
硬件描述语言
11
• 非阻塞赋值语句的应用 • 对程序：
• 有如下的特点：
1．在每个时钟上升沿到来时读取in1，in2，in3和reg1，计算右侧表达式的值；
计算机科学与技术系
f=ab …
Verilog硬件描述语言 Verilog HDL
主讲 陈付龙
2015年
第5讲 Verilog HDL行为建模方法
硬件描述语言
2
学习目标
1. 结构化过程always和initial
2. 定义阻塞（blocking）和非阻塞（non-blocking）过程性赋值语句。
• 由于initial块语句在整个仿真期间只能执行一次，因此它一般被 用于初始化、信号监视、生成仿真波形等目的。
硬件描述语言
5
硬件描述语言
6
• 在变量声明的同时进行初始化
• 同时进行端口/数据声明和初始化
硬件描述语言
7
always语句
• always语句包括的所有行为语句构成了一个always语句块。该always语 句块从仿真0时刻开始顺序执行其中的行为语句；在最后一条执行完 成后，再次开始执行其中的第一条语句，如此循环往复，直至整个仿 真结束。