半导体工艺复习整理
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剂、高分辨率的刻蚀技术、自对准技术； 选择掺杂技术：低能离子注入（浅结形成）、高能离子注入（阱形成）、RTP（快速热处理）； 器件隔离技术：PN 结隔离、LOCOS（局部氧化隔离）、STI（沟槽隔离） 接触和互连：多晶硅栅电极、自对准金属硅化物工艺、新型的金属栅、扩散阻挡层、高电导 和高可靠性的互连材料及工艺、多层互连
9 生长衬垫氧化物：需要特定厚度的 SiO2 以减少来自 Si3N4 的应力以及避免硅内的位错 产生
9 CVD 法淀积足够厚度的 Si3N4 以掩蔽有源区，防止氧化物的生长 9 光刻图形定义的有源区和场区 9 刻蚀掉场区的 Si3N4 9 清洗和热氧化 12. LOCOS 存在什么问题？（重要） 横向氧化＋横向扩散（沟道截断杂质） 9 鸟嘴侵蚀：降低器件的封装密度（由于横向氧化物扩散通过衬底氧化物，因此衬底氧化
硅基异质结材料和器件工艺 （总结:si 材料，技术：光刻，掺杂，隔离，接触和互连） 6. 硅片清洗的方法？什么是吸杂工艺？类别?（了解） 清洗方法：湿法清洗和干法清洗 吸杂技术：通过某些方法去除有源器件区的金属杂质以及缺陷 吸杂三步骤：激活，扩散，俘获 类别： 碱金属离子的吸杂：
9 PSG（磷硅玻璃）——可以束缚碱金属离子成为稳定的化合物 超过室温的条件下，碱金属离子即可扩散进入 PSG
2
==== PN 结隔离的双极型工艺，选择轻掺杂的 p‐衬底 工艺步骤： 1.硅片清洗。 2.硅片氧化 3.（第一次）光刻埋层，利用离子注入法（或者扩散） 4.去氧化层 5.外延 N（外延用锑，因为在后期高温中 P 扩散太快，As 易挥发） 6.（第二次）光刻制造隔离，注入 P+ 7. （第三次）光刻集电区，N 8.（第四次）光刻基区，P 9.（第五次）光刻发射区和集电区 N+ 10.（第六次）光刻引线孔 11（第七次）光刻金属布线
9 超净工艺＋Si3N4 钝化保护——抵挡碱金属离子的进入 其他金属离子的吸杂：本来自百度文库吸杂（利用体缺陷）和非本征吸杂（背面高浓度掺杂） 7. 分别画出扩散电阻、双极型晶体管、双极型集成电路、NMOS 和 CMOS 等器件的剖面图 并简述其工艺步骤。（极端重要） 扩散电阻：
工艺步骤： 1.硅片清洗。 2.硅片氧化 3.（第一次）光刻埋层，利用离子注入法（或者扩散） 4.去氧化层 5.外延 N‐（外延用锑，因为在后期高温中 P 扩散太快，As 易挥发） 6.（第二次）光刻制造隔离，注入 P+ 7．（第三次）光刻扩散基区 8.（第四次）光刻刻蚀 N+的 Vcc 孔 9.（第五次）光刻刻引线孔 10.（第六次）光刻金属布线
3. MOSFET threshold voltage (VTH) adjust implant NMOS device VTH adjust lithography (mask 4) and B+ implant PMOS device VTH adjust lithography (mask 5) and As+ implant
(1) Trench formation 9 9 9 9
Pad oxide growth and CVD Si3N4 deposition Lithography Trench etching: Si3N4+SiO2+Si Channel‐stop implant
(2) Trench refilling 9 Liner oxide growth 9 CVD TEOS oxide deposition filling
4. Gate oxide and poly‐Si gate process Gate oxide growth Poly‐Si deposition and doping Poly‐Si gate lithography(mask 6)
5. Self‐aligned S/D formation NMOS LDD region implant (Light Doped Drain‐‐to limit hot carrier degradation) （mask 7） PMOS LDD region implant （mask 8） Formation of side‐wall SiO2 spacer along poly‐Si line NMOS sources/drain regions formation （mask 9） PMOS sources/drain regions formation （mask10） High T thermal annealing
物越薄，在氮化物边缘附近的氧化率越低，鸟嘴侵蚀就越小） 9 硼的横向扩散和侵蚀：降低 MOSFET 的驱动电流（较高浓度的硼 B 会提高场氧化区附近
的 VTH） 9 氧化层厚度比 si 高，导致不平整。 13. 沟槽隔离（STI）如何形成？画出主要步骤的剖面图。（重要） 沟槽形成、沟槽回填、氧化物刻蚀和平坦化 （详细）
6. Self‐aligned S‐G‐D silicide (Salicide) contacts and local interconnects process （mask11）
7. Multi‐level interconnection 接触光刻（mask12） 1st level Al metallization（mask13） 2nd level Al metallization ¾ Oxide deposition and via lithography (mask 14) ¾ 2nd level Al deposition and lithography (mask 15) Final passivation ¾ Si3N4 layer Deposition by PECVD ¾ Connection pads pattern lithography (mask 16)
双阱 CMOS 工艺
8. CMOS 工艺中有哪些阱工艺？各自优缺点？(重要) 单阱 CMOS 工艺和双阱 CMOS 工艺 单阱 CMOS 工艺的问题（包括 P 阱和 N 阱工艺）：阱的掺杂浓度比衬底的要高，这会增加 S/D
3
PN 结的电容，增加衬底偏置效应 双阱 CMOS 工艺：对 PMOS 和 NMOS 管分别优化，因而有可能对 PMOS 和 NMOS 管的开启 电压、衬底调制效应和增益分别进行优化，而且可以很好地控制掺杂分布。原始材料是 n+ 和 p+衬底和一层轻掺杂的外延层（实际衬底），这样做的目的是既可以得到轻掺杂的衬底， 又可以防止闩锁效应，缺点是光刻步骤多。成本高。 9. 写出双阱 CMOS 工艺的主要工艺步骤，并用剖面图说明。（一般） （略,可讲出来就行。分别有 n 阱和 p 阱。有时还会用到 LDD，低掺杂漏）
1. Device active area definition by LOCOS isolation
SiO2/ Si3N4 for field oxide Lithography to define active areas (mask 1)
Field oxide growth by LOCOS process
‐‐‐‐‐‐‐
CMOS IC chips commonly used <100> wafer Bipolar and BiCMOS chips usually use with
<111> wafers orientation. LDD Light Doped Drain （低掺杂漏技术）
4
10. CMOS 器件主要有哪几种隔离技术？（重要） （1）LOCOS （2）STI 11. LOCOS 工艺步骤？（重要）
2. Twin well formation P‐well lithography (mask 2) and B+ implant for NMOS devices N‐well lithography (mask 3) and P+ implant for PMOS devices High temperature drive‐in for well formation
5
闩锁效应 Latch‐up：由于晶体管的寄生效应而产生的自毁现象。 消除方法：（1）好的隔离措施（SOI），降低晶体管的寄生效应 （2）增加掩埋层或外延衬底以降低衬底的分路电阻 15.分别简述 SBC（标准埋层集电区双极型集成电路）、氧化隔离双极型集成电路、多晶硅发 散极双极型集成电路和带肖特基箝位晶体管双极型集成电路的特点和制备流程以及用剖面 图说明。（一般） SBC (Standard‐buried‐collector) 标准埋层集电区
(3) Oxide etching and planarization 9 Etching back 9 Chemical Mechanical Polishing (CMP)
也就是： （1） 沟槽形成：
衬垫氧化物的生长和淀积 si3N4 薄膜 光刻沟槽 沟槽刻蚀 沟槽停止扩散 （2） 沟槽填充 氧化物生长 淀积 TEOS 氧化物淀积填充 （3） 氧化物刻蚀和平整化 回刻 化学机械抛光（CMP） 14. 什么是闩锁（Latch‐up）效应？如何消除？（重要）
Device miniaturization by “ Scaling‐down Principle” ¾ Device geometry‐Lg, Wg, tox, xj→× 1/k ¾ Power supply‐Vdd→×1/k ¾ Substrate doping‐N→× k
⇒Device speed →× k ⇒ Chip density→× k2
4. 什么是 ITRS ?（重要） International Technology Roadmap for Semiconductors 国际半导体技术发展蓝图 技术节点：DRAM 半间距 Technology node = DRAM half pitch
5. 芯片制造的主要材料和技术是什么？（一般） Si 材料：大直径和低缺陷的单晶硅生长、吸杂工艺、薄膜的外延生长、 SiGe/Si 异质结、SOI 介质薄膜材料和工艺：热氧化、超薄高 K 栅氧化薄膜生长、互连的低 K 介质； 高分辨率光刻：电子束掩膜版、光学光刻（电子束曝光 EBL）、匹配光刻。高分辨率的抗蚀
工艺考试复习： 整理者（butterflying 2011‐1‐11）
1.在半导体技术发展的过程中有哪些重要事件?（一般） 晶体管的诞生 集成电路的发明 平面工艺的发明 CMOS 技术的发明 2.为什么硅是半导体占主导的材料？有哪些硅基薄膜？（一般） 硅材料：优良的半导体特性、稳定的电的、化学的、物理的及机械的性能（特性稳定的金 刚石晶体结构、良好的传导特性、优异的工艺加工能力、研究最透彻的材料、具有一系列的 硅基化合物） （总结：半导体性、电、物理、化学、机械性） 硅基薄膜：外延硅薄膜、多晶硅薄膜、无定形硅薄膜、SiO2 与 Si3N4 介质膜、SiGe 薄膜、金 属多晶硅膜 3. 微电子技术发展基本规律是什么？（重要） 摩尔定律（Moore’s Law）：芯片内的晶体管数量每 18 个月～20 个月增加 1 倍――集成电路 的集成度每隔三年翻两番，器件尺寸每三年增加 0.7 倍，半导体技术和工业呈指数级增长。 特征尺寸缩小因子，250→180→130→90→65→45→32→22→16(nm) 等比例缩小比率（Scaling down principle）：在 MOS 器件内部恒定电场的前提下，器件的横 向尺寸、纵向尺寸、电源电压都按照相同的比例因子 k 缩小，从而使得电路集成度 k2 倍提 高，速度 k 倍提高，功耗 k2 倍缩小。MOS 管阻抗不变，但连线电阻和线电流密度都呈 k 倍 增长。（阈值电压不能缩得太小，电源电压要保持长期稳定） （总结：尺寸、电源电压变为 1/k，集成度变为 k^2.速度变为 k 倍。（掺杂浓度变为 k 倍）
剂、高分辨率的刻蚀技术、自对准技术； 选择掺杂技术：低能离子注入（浅结形成）、高能离子注入（阱形成）、RTP（快速热处理）； 器件隔离技术：PN 结隔离、LOCOS（局部氧化隔离）、STI（沟槽隔离） 接触和互连：多晶硅栅电极、自对准金属硅化物工艺、新型的金属栅、扩散阻挡层、高电导 和高可靠性的互连材料及工艺、多层互连
9 生长衬垫氧化物：需要特定厚度的 SiO2 以减少来自 Si3N4 的应力以及避免硅内的位错 产生
9 CVD 法淀积足够厚度的 Si3N4 以掩蔽有源区，防止氧化物的生长 9 光刻图形定义的有源区和场区 9 刻蚀掉场区的 Si3N4 9 清洗和热氧化 12. LOCOS 存在什么问题？（重要） 横向氧化＋横向扩散（沟道截断杂质） 9 鸟嘴侵蚀：降低器件的封装密度（由于横向氧化物扩散通过衬底氧化物，因此衬底氧化
硅基异质结材料和器件工艺 （总结:si 材料，技术：光刻，掺杂，隔离，接触和互连） 6. 硅片清洗的方法？什么是吸杂工艺？类别?（了解） 清洗方法：湿法清洗和干法清洗 吸杂技术：通过某些方法去除有源器件区的金属杂质以及缺陷 吸杂三步骤：激活，扩散，俘获 类别： 碱金属离子的吸杂：
9 PSG（磷硅玻璃）——可以束缚碱金属离子成为稳定的化合物 超过室温的条件下，碱金属离子即可扩散进入 PSG
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==== PN 结隔离的双极型工艺，选择轻掺杂的 p‐衬底 工艺步骤： 1.硅片清洗。 2.硅片氧化 3.（第一次）光刻埋层，利用离子注入法（或者扩散） 4.去氧化层 5.外延 N（外延用锑，因为在后期高温中 P 扩散太快，As 易挥发） 6.（第二次）光刻制造隔离，注入 P+ 7. （第三次）光刻集电区，N 8.（第四次）光刻基区，P 9.（第五次）光刻发射区和集电区 N+ 10.（第六次）光刻引线孔 11（第七次）光刻金属布线
9 超净工艺＋Si3N4 钝化保护——抵挡碱金属离子的进入 其他金属离子的吸杂：本来自百度文库吸杂（利用体缺陷）和非本征吸杂（背面高浓度掺杂） 7. 分别画出扩散电阻、双极型晶体管、双极型集成电路、NMOS 和 CMOS 等器件的剖面图 并简述其工艺步骤。（极端重要） 扩散电阻：
工艺步骤： 1.硅片清洗。 2.硅片氧化 3.（第一次）光刻埋层，利用离子注入法（或者扩散） 4.去氧化层 5.外延 N‐（外延用锑，因为在后期高温中 P 扩散太快，As 易挥发） 6.（第二次）光刻制造隔离，注入 P+ 7．（第三次）光刻扩散基区 8.（第四次）光刻刻蚀 N+的 Vcc 孔 9.（第五次）光刻刻引线孔 10.（第六次）光刻金属布线
3. MOSFET threshold voltage (VTH) adjust implant NMOS device VTH adjust lithography (mask 4) and B+ implant PMOS device VTH adjust lithography (mask 5) and As+ implant
(1) Trench formation 9 9 9 9
Pad oxide growth and CVD Si3N4 deposition Lithography Trench etching: Si3N4+SiO2+Si Channel‐stop implant
(2) Trench refilling 9 Liner oxide growth 9 CVD TEOS oxide deposition filling
4. Gate oxide and poly‐Si gate process Gate oxide growth Poly‐Si deposition and doping Poly‐Si gate lithography(mask 6)
5. Self‐aligned S/D formation NMOS LDD region implant (Light Doped Drain‐‐to limit hot carrier degradation) （mask 7） PMOS LDD region implant （mask 8） Formation of side‐wall SiO2 spacer along poly‐Si line NMOS sources/drain regions formation （mask 9） PMOS sources/drain regions formation （mask10） High T thermal annealing
物越薄，在氮化物边缘附近的氧化率越低，鸟嘴侵蚀就越小） 9 硼的横向扩散和侵蚀：降低 MOSFET 的驱动电流（较高浓度的硼 B 会提高场氧化区附近
的 VTH） 9 氧化层厚度比 si 高，导致不平整。 13. 沟槽隔离（STI）如何形成？画出主要步骤的剖面图。（重要） 沟槽形成、沟槽回填、氧化物刻蚀和平坦化 （详细）
6. Self‐aligned S‐G‐D silicide (Salicide) contacts and local interconnects process （mask11）
7. Multi‐level interconnection 接触光刻（mask12） 1st level Al metallization（mask13） 2nd level Al metallization ¾ Oxide deposition and via lithography (mask 14) ¾ 2nd level Al deposition and lithography (mask 15) Final passivation ¾ Si3N4 layer Deposition by PECVD ¾ Connection pads pattern lithography (mask 16)
双阱 CMOS 工艺
8. CMOS 工艺中有哪些阱工艺？各自优缺点？(重要) 单阱 CMOS 工艺和双阱 CMOS 工艺 单阱 CMOS 工艺的问题（包括 P 阱和 N 阱工艺）：阱的掺杂浓度比衬底的要高，这会增加 S/D
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PN 结的电容，增加衬底偏置效应 双阱 CMOS 工艺：对 PMOS 和 NMOS 管分别优化，因而有可能对 PMOS 和 NMOS 管的开启 电压、衬底调制效应和增益分别进行优化，而且可以很好地控制掺杂分布。原始材料是 n+ 和 p+衬底和一层轻掺杂的外延层（实际衬底），这样做的目的是既可以得到轻掺杂的衬底， 又可以防止闩锁效应，缺点是光刻步骤多。成本高。 9. 写出双阱 CMOS 工艺的主要工艺步骤，并用剖面图说明。（一般） （略,可讲出来就行。分别有 n 阱和 p 阱。有时还会用到 LDD，低掺杂漏）
1. Device active area definition by LOCOS isolation
SiO2/ Si3N4 for field oxide Lithography to define active areas (mask 1)
Field oxide growth by LOCOS process
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CMOS IC chips commonly used <100> wafer Bipolar and BiCMOS chips usually use with
<111> wafers orientation. LDD Light Doped Drain （低掺杂漏技术）
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10. CMOS 器件主要有哪几种隔离技术？（重要） （1）LOCOS （2）STI 11. LOCOS 工艺步骤？（重要）
2. Twin well formation P‐well lithography (mask 2) and B+ implant for NMOS devices N‐well lithography (mask 3) and P+ implant for PMOS devices High temperature drive‐in for well formation
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闩锁效应 Latch‐up：由于晶体管的寄生效应而产生的自毁现象。 消除方法：（1）好的隔离措施（SOI），降低晶体管的寄生效应 （2）增加掩埋层或外延衬底以降低衬底的分路电阻 15.分别简述 SBC（标准埋层集电区双极型集成电路）、氧化隔离双极型集成电路、多晶硅发 散极双极型集成电路和带肖特基箝位晶体管双极型集成电路的特点和制备流程以及用剖面 图说明。（一般） SBC (Standard‐buried‐collector) 标准埋层集电区
(3) Oxide etching and planarization 9 Etching back 9 Chemical Mechanical Polishing (CMP)
也就是： （1） 沟槽形成：
衬垫氧化物的生长和淀积 si3N4 薄膜 光刻沟槽 沟槽刻蚀 沟槽停止扩散 （2） 沟槽填充 氧化物生长 淀积 TEOS 氧化物淀积填充 （3） 氧化物刻蚀和平整化 回刻 化学机械抛光（CMP） 14. 什么是闩锁（Latch‐up）效应？如何消除？（重要）
Device miniaturization by “ Scaling‐down Principle” ¾ Device geometry‐Lg, Wg, tox, xj→× 1/k ¾ Power supply‐Vdd→×1/k ¾ Substrate doping‐N→× k
⇒Device speed →× k ⇒ Chip density→× k2
4. 什么是 ITRS ?（重要） International Technology Roadmap for Semiconductors 国际半导体技术发展蓝图 技术节点：DRAM 半间距 Technology node = DRAM half pitch
5. 芯片制造的主要材料和技术是什么？（一般） Si 材料：大直径和低缺陷的单晶硅生长、吸杂工艺、薄膜的外延生长、 SiGe/Si 异质结、SOI 介质薄膜材料和工艺：热氧化、超薄高 K 栅氧化薄膜生长、互连的低 K 介质； 高分辨率光刻：电子束掩膜版、光学光刻（电子束曝光 EBL）、匹配光刻。高分辨率的抗蚀
工艺考试复习： 整理者（butterflying 2011‐1‐11）
1.在半导体技术发展的过程中有哪些重要事件?（一般） 晶体管的诞生 集成电路的发明 平面工艺的发明 CMOS 技术的发明 2.为什么硅是半导体占主导的材料？有哪些硅基薄膜？（一般） 硅材料：优良的半导体特性、稳定的电的、化学的、物理的及机械的性能（特性稳定的金 刚石晶体结构、良好的传导特性、优异的工艺加工能力、研究最透彻的材料、具有一系列的 硅基化合物） （总结：半导体性、电、物理、化学、机械性） 硅基薄膜：外延硅薄膜、多晶硅薄膜、无定形硅薄膜、SiO2 与 Si3N4 介质膜、SiGe 薄膜、金 属多晶硅膜 3. 微电子技术发展基本规律是什么？（重要） 摩尔定律（Moore’s Law）：芯片内的晶体管数量每 18 个月～20 个月增加 1 倍――集成电路 的集成度每隔三年翻两番，器件尺寸每三年增加 0.7 倍，半导体技术和工业呈指数级增长。 特征尺寸缩小因子，250→180→130→90→65→45→32→22→16(nm) 等比例缩小比率（Scaling down principle）：在 MOS 器件内部恒定电场的前提下，器件的横 向尺寸、纵向尺寸、电源电压都按照相同的比例因子 k 缩小，从而使得电路集成度 k2 倍提 高，速度 k 倍提高，功耗 k2 倍缩小。MOS 管阻抗不变，但连线电阻和线电流密度都呈 k 倍 增长。（阈值电压不能缩得太小，电源电压要保持长期稳定） （总结：尺寸、电源电压变为 1/k，集成度变为 k^2.速度变为 k 倍。（掺杂浓度变为 k 倍）