峰值检测器芯片设计

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峰值检测器芯片设计
抗干扰设计
• 数字模拟的版图合理 布局
– 模拟和数字的电源分离 – 模拟电路和数字电路分开 – 总线分开不交叉
• 加入屏蔽环
– 敏感电路加屏蔽环 – 敏感信号线加屏蔽环
• 采用电源滤波
– 在片内片外加滤波电容
• 电源规划
– 遏制干扰的产生 – 阻止干扰的传递
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操作过程。 八 总结及改进方案。
• 提交： 电子文档及书面文档
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峰值检测器芯片设计
3rew
演讲完毕，谢谢听讲!
再见，see you again
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2020/11/11
峰值检测器芯片设计
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•电路仿真
•验证 •TOPcell 版图
•流片
•细胞模块 •版图
•封装测试
峰值检测器芯片设计
Pk445chip 设计库
• design.tf 工艺文件、 display.drf 显示文件、
cds.lib 库文件
• spectreLib.scs 仿真模型库
• Design 工艺库
• LSW 图层运用
运算放大器 Ampv1 可提快速充放电电 流；
运算放大器 Ampv2 为电压缓冲器，与
电阻 R 引入反馈回路；
D1构成峰值下降时的反馈回路开关；
D2 是控制电容充放电通路的开关； Ca 为电容存储器；
测量控制器 Controlv及测量开关管
M0组成控制电路控制峰值检测复位；
vinput 信号输入口， V1 反馈输入口； in1 同步信号,in2 测量时钟； vref1 vref2 参考恒流源； vcop 输出； 电源 VDD VSS
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峰值检测器芯片设计
PK445 峰值检测电路工作原理
1. 采样：在峰值到来时，Ampv 1输出V2=Vinput＞V3, D2 开关管导通， Ampv1的反馈网络 D2-Ampv2- R起电压缓冲 作用，R 限制电流通过。 Von为D导通电压；
Vcap = V3 = V2－Von=Vinput－Von ;
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抗寄生效应
避免门闩-向上的效应
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可靠性设计
1. ESD 保护
2. 避免天线效应
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峰值检测器芯片设计
运算放大器版图设计
1. MOS 大尺寸 2. 自动生成 3. 完全对称 4. 叉指结构
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控制器版图设计
1. 工艺层
2.
设计层
3.
系统层
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PK445 峰值检测器电路设计
• PK445chip顶层电路设计 • Amplifier运算放大器设计 • Control控制器设计
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峰值检测器芯片设计
PK445 峰值检测器电路
PK445chip 带反馈的闭环峰值检测电 路；
峰值检测器电路模拟
1. 仿真环境
2. 仿真平台
3. 传输波形Байду номын сангаас
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运算放大器电路设计
1. 输入输出两级构成 2. 差分输入级
➢ 基本的差分输入放大 ➢ 双极型晶体管恒流源 ➢ 双端输入，单端输出。 ➢ 差分对与电流镜 ➢ 大尺寸 MOS 。
3. 输出级
➢ 甲类放大器。 ➢ R C 反馈网络频率补尝
1. 对称 2. 等高
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其它器件
1. 开关管 M8
2. 电阻 R
3. 电容 C
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最高的版图设计
1. 全芯片尺 218X190 2. 9 个填补,填补的图
层结构。 3. 3 个测试单元 4. 对称 5. 路径连线 6. 防止天线效应
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运算放大器性能参数要求
直流参数
➢ 输入失调电压±(1-20) mv
➢ 共模电压输入范围±(1-20) mv ➢ 输出动态范围 0-5V
交流参数
➢ 开环增益 10000
➢ 电压动态范围 0.5-4.5V ➢ 开环响应 100MH（ 0.1db） ➢ 闭环频率特性仿真(-3 分贝）10MH
峰值检测器芯片设计
匹配设计
• 失配-集成电路设计的预期与芯片实测结果的误差 • 归一化的失配定义：
• 集成电路的精度和性能取决于元器件的匹配精度 • 与版图设计和工艺有关
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匹配规则
• 布局布线保持对称性 • 器件的方向、位置保
持对称性 • 增加虚拟版图保持对
称性 • 共中心保持对称性 • MOS 采用叉指结构
➢ 共模抑制比（ CMRR ） 80db ➢ 电源电压抑制比（ PSRR ） 80db
峰值检测器芯片设计
控制器电路设计
1. 逻辑电路，测试信号 In1,复位信号 in2 。
2. 测试信号 In1 ，复位 信号 in2 为高电 平,M8 导通，电容放 电。
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PK445 峰值检测器版图设计
•
P 2100-1200 700-1200 700-2200 2100-2200;
•
P 2100 3000 700 3000 700 400 2100 400;
•
……………………………………………………
峰值检测器芯片设计
设计实验报告
一 峰值检测器概况 二 电路结构及原理 三 设计规范 四 设计流程，建库（基本单元）。 五 单元及模块电路设计及仿真。 六 单元及模块版图设计。 七 版图验证， DRC 及 LVS 令令文件,
•
适用电路模拟
• Cadence Viruoso 编辑版图编辑
•
版图设计工具
• Cadence DIVA版图验证
•
适用 CIC 版图验证
• Cadence AHDL 语言
适用 CIC 功能仿真
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CIC 设计流程
•设计规划
•输出 GDSII
•制掩膜
•建库 •原理图输入
• BISCMOS06 微米 • DPTM 双层多晶三层金属 • 设计规则 • 15 层掩膜 19 次光刻 • 数字模拟混合信号电路工艺 • 触孔与互连
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CIC 设计工具
• Cadence Composer原理图设计输入
•
适用模拟数模混合电路设计
• Cadence Spectre电路模拟
•
L pdiff;
•
P 2200 3100 600 3100 600 300 2200 300;
•
L 牛;
•
P 1200-2700 600-2700 600-3300 1200- 3300;
•
P 1200-100 600-100 600-700 1200-700;
•
P 1200 4100 600 4100 600 3500 1200 3500;
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2020/11/11
峰值检测器芯片设计
•峰值检测器
• 峰值检测
➢ 在新的峰值到来时,检测信号 的峰值。
➢ 在峰值下降时,保持峰值。 ➢ 检测下一个峰值前复位。
• 应用
➢ 仪器、仪表、自动化等 ➢ 家用电器、多媒体、报警器等 ➢ 雷达、激光制导等
• 目前的技术及应用
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峰值检测器芯片设计
Pk445chip 性能参数
• 峰值范围: 0V-5v • 工作电源: VDD +5 v VSS-5v • 参考电源: Vrfe +5 v • 功耗 : 2 mw • 精度: 5mv • 适应温度: 0 度-75 度 (商用)
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峰值检测器芯片设计
Pk445chip 工艺
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• 版图设计规则 • 版图设计原则 • 版图设计图层运用 • 运算放大器版图设计 • 控制器版图设计 • 二极管及输出 MOS 管版图设计 • 电阻电容版图设计 • 顶层版图设计
峰值检测器芯片设计
版图设计规则
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版图设计原则
• 匹配设计 • 抗干扰设计 • 抗寄生效应 • 可靠性
2. 保持：峰值下降时， Ampv1 输出 V2 下降， D2 管截止， D1 导通， Ampv1 的反馈网络 D1 ，
3.
V2=Vinput <V3 ，电容器 Ca 保持着电压峰值；
3. 复位：in1 同步信号和in2 测量时钟高电平时峰值检测复位， 电容 C 提供放电通路；
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峰值检测器芯片设计
版图与原理图一致性 LVS 检查
• LVS 操作步骤 • LVS 命令文件
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峰值检测器芯片设计
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输出数据 CIF 与 GDSII
• CIF 文件例子
• 9 inv;
•
L LL0;
•
L nw;
•
P 2400 3900 0 3900 0 0 2400 0;
峰值检测器芯片设计
版图验证
1. DRC设计规 则检查
2. EXT版图提 取
3. LVS版图原 理图一致性 检查
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DRC 规则检查
• DRC 操作步骤 • DRC 命令文件
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EXT 提取版图网表
• 提取版图网表 步骤
• 提取版图视图 • 提取命令文件