可测性设计

七、边界扫描技术
七、边界扫描技术
边界扫描的整体结构如下图所示：
1.具有4或5个引 脚的测试存取通 道TAP;
2.一组边界扫描 寄存器,指令寄存 器IR，数据寄存 器DR；
3.一个TAP控制 器。
八、随机逻辑的内建自测试设计
随机逻辑内建自测试是将测试作为电路自 身的一部分，将测试矢量生成电路及测试响应 分析逻辑置入电路的内部，使具有BIST（内建 自测试）功能的电路无须外部支持即可以产生 测试激励、分析测试响应。内建自测试一般包 括测试矢量生成电路（激励）、特征分析电路、 比较分析电路，存储特征符号的ROM（ReadOnly Memory）和测试控制电路，一般结构如 下图所示。
五、可测性设计的分类
专项设计：即按功能基本要求，采取一些比较 简单易行的措施，使所设计电路的可靠性得到 提高。它是针对一个已成型的电路设计中的测 试问题而提出来的。它采用传统的方法对电路 某些部分进行迭代设计，以提高可测试性。
结构设计：是从设计一开始就建立测试结构， 每个子电路都具有嵌入式测试的特征。它是根 据可测性设计的一般规则和基本模式来进行电 路的功能设计，主要包括扫描技术和内建自测 试两种测试技术。
九、嵌入式存储器的内建自测试设计
十、结束语
目前装备系统和芯片的复杂化有加快增长 的趋势，而当今能掌握的测试诊断方法面对复 杂性增长如此迅速系统的测试验证几乎处于 “无解”的状态，因此采用可测性设计技术简 化复杂测试问题成为一种必然的选择，为可测 性设计技术提供了良好的发展前景，然而，目 前可测性设计技术在理论和应用环节上仍存在 很多制约其发展的难点和技术问题，尚远不能 满足复杂性增长对测试验证的需求。在未来的 工作中，还应不断的进行完善。
六、专项可测性设计
专用可测试性技术采用迭代的方法对 局部电路进行修改，而结构化可测试性设 计技术则是从全局的角度出发对电路进行 系统化设计，在结构化可测试性技术形成 之前，采用传统方法改善可测试性，例如 时序电路测试前先进行初始化，插入测试 点，及电路分块。以下图为例，说明专项 可测性技术的具体实现：
八、随机逻辑的内建自测试设计
九、嵌入式存储器的内建自测试设计
存储器内建自测试的基本思想是将测试电 路移到存储器内部以降低对测试设备的要求， 从而降低测试费用(cost of test)，据此必须在芯 片中附加两个额外电路：激励生成器和响应分 析器。依据存储器的类型不同，向量生成电路 和响应分析电路稍有不同，具体描述如下：
CC0(5)=CC0(6)+CC0(4)+CC1(4)=7+2+2=11 CC0(12)=CC0(5)+CC0(4)+CC0(4)=11+2+2=15 CC0(9)=CC0(5)+CC0(12)+1=11+15+1=27
可见在节点9处的‘0’可控性值最大，为27， 即该点可控性最差
如在该节点处插入两输入与门，则CC0(9)将由 27降为2。插入与门后的电路如下图所示。因此 电路的可控性值减小，可控性将提高。
七、边界扫描技术
边界扫描测试是通过在芯片的每个I/O脚 附加一个边界扫描单元以及一些附加测试控制 逻辑实现的，BSC主要是由寄存器组成的。每 个I/O管脚都有一个BSC，每个BSC有两个数据 通道：一个是测试数据通道,测试数据输入、测 试数据输出；另一个是正常数据通道，正常数 据输入NDI、正常数据输出NDO。如下图所示：
采用可测性设计可使 测试生成处理开销大 大下降
四、可测性设计的目标
可测性设计，简单地说，就是使逻辑电路 易于测试的设计，或者说是以改善逻辑电路可 测性、可诊断性为目标的设计。可测性设计并 不是改变原来电路的功能和能力，而是尽量少 用附加的硬件，力求用一个简单的测试序列去 测试逻辑电路的一种设计方法。
六、专项可测性设计
可控性值的估计：
为了计算数字系统各节点的可控性值，首 先将原始输入的组合可控性值置为‘1’，时序 可控性值置为‘0’。然后，从原始输入开始， 按照电路描述，用下表列出的标准单元可控性 值计算公式，依次计算电路各节点的可控性值。
六、专项可测性设计
可观性值的估计：
定义3：为把节点N的信息传播到原始输出，所 需最少的组合逻辑值赋值次数叫节点N的组合 可观性值，CO（N）表示。
九、嵌入式存储器的内建自测试设计
RAM BIST：由于RAM可读可写，因此要从读 和写两个方面对它进行测试；又由于RAM结构 规整致密，故其测试矢量不像普通电路测试向 量那样复杂，RAM测试的关键在于施加测试向 量的时序上，最普遍使用的测试算法是March C算法。这种算法对于CF，TF，SF和ADF的故 障覆盖率可以达到100%，还可以测试部分的 NPSF故障，使用该算法可以达到相当高的故障 覆盖率。其原理如下图所示：
（1）缩短测试序列的生成时间，也就是对被测 电路生成测试码时，所用的算法尽量简单。
（2）缩小测试序列的集合，即使测试施加时间 尽量缩短。
五、可测性设计的分类
为了达到上述的可测性设计的目标，一般 来说都会增加硬件的费用。在这方面有两种基 本的策略：一种是为了获得最大的可测性而不 惜成本地作设计；另一种是希望采取一些有效 的方法，增加少量或有限的硬件开销来提高电 路的可测性。
六、专项可测性设计
可控性值的估计：
定义1：欲置节点N值为组合逻辑值0（1），需 要对相关节点赋以确定组合逻辑值的最小赋值 次数，称为节点N的组合0（1）可控性值，用 CC0（N）（CC1（N））表示。
定义2：欲置节点N值为时序0（1），需要对相 关节点赋以确定时序逻辑的最小赋值次数，称 为节点N的时序0（1）可控性值，用SC0（N） （SC1（N））表示。
可测性：可控制性和可观察性的综合，它定义为 检测电路中故障的难易程度。
三、可测性设计的意义
综上所述，测试
问题变成了一个十分困 难的课题。如果只考虑 改良测试方法，那将远 远不能适应电路集成度 的增长的需要，积极的 做法就是采用一种从一 开始就将故障测试问题 考虑到电路设计中去， 即可测性设计的方法。
可测性设计技术
一、可测性技术的提出
随着数字电路集成度不断提高，系统日 趋复杂，对其测试也变得越来越困难。当大 规模集成电路LSI和超大规模集成电路VLSI问 世之后，甚至出现研制与测试费用倒挂的局 面。这就迫使人们想到能否在电路的设计阶 段就考虑测试问题，使设计出来的电路既能 完成规定的功能，又能容易的被测试，这就 是所谓的可测性设计技术。因此也就出现了 可测性的概念。
九、嵌入式存储器的内建自测试设计
九、嵌入式存储器的内建自测试设计
ROM BIST：ROM与RAM最大的不同之处是 RAM可读可写，而ROM只读不可写，ROM中 的信息是由制造厂家确定，因此ROM BIST与 RAM BIST的最大不同就是前者没有向量生成电 路，但由于ROM中的信息是多种多样，故其响 应分析是非常复杂的，通常要用特征分析电路 先对其响应进行压缩得到特征符号，然后与标 准特征符号进行比较，其结构原理如下图所示：
二、基本概念
可测性分析：是指对一个初步设计好的电路或待 测电路不进行故障模拟就能定量地估计出其测试 难易程度的一类方法。在可测性分析中，经常遇 到三个概念：可控制性、可观察性和可测性。
可控制性：通过电路的原始输入向电路中的某点 赋规定值（0或1）的难易程度。
可观察性：通过电路的原始输入了解电路中某点 指定值（0或1）的难易程度。
六、专项可测性设计
专为项了可对测可试 测性 试常 性用 进的 行方 量法 化是 分用析可，测Go试ld性ste的in 度于量198值0年来提寻出找的有S限C的OA附P加可测试点性和度控量制被点广，为以接 提受高。电SC路OA的P可可观测性试和性可度控量性规，定从电而路提中高每电个路节的点 可由测6个试参性量。来描述，即组合0可控性（CC0）， 组合1可控性（CC1），时序0可控性（SC0）， 时序1可控性（SC1），以及组合可观性（CO） 和时序可观性（SO）。可控性值范围在1～∞之 间，可观性值位于0～∞之间。线路度量值越高， 控制和观测将越困难。
六、专项可测性设计
图电路中1，2，3为原始输入，对图中各节点进 行‘0’可控性值的计算，下：
CC0(1)=CC0(2)=CC0(3)=CC1(1)=CC1(2)=CC1(3)=1 （原始输入）
CC0(4)=CC1(3)+1=2 CC1(4)=CC0(3)+1=2 CC0(7)=min[CC0(1),CC0(2)]+1=2 CC0(8)=CC1(2)+1=2
CC0(10)=min[CC0(8),CC0(9)]+1=3（CC0(9)虽然 没有计算，但是显然大于2）
CC0(11)=[CC0(7)+CC0(10)]+1=6
CC0(6)=CC1(11)+1=min[CC1(7),CC1(10)]+1=CC1(7) +1=CC1(1)+CC2(2)+2=4
CC1(4)=CC0(3)+1=2
定义4：为把节点N的信息传播到原始输出，所 需最少的时序逻辑值赋值次数叫节点N的时序 可观性值，SO（N）表示。
六、专项可测性设计
可观性值的估计：
为了计算电路各节点的可观性值，首先将 原始输出端的可观性值置为‘0’。然后，从原 始输出开始，按照下表列出的标准单元可观性 值计算公式，用前面已算出的可控性值，即可 求出电路各节点的可观性值。