数字集成电路设计要点

数字IC流程:

RTL design and simulation

DC synthesis

APR（Auto Place and Route）

PT timing analysis

Physical Verification

采用工具：

1. vi （输入），gcc （c模型）

2 Modelsim（Questasim）/ VCS / IUS/ iverilog/ Verdi（仿真、调试）

3 DC （综合）

4 FM（形式验证）

5 Astro （后端物理实现）//将换为ICC，已初步实现，未细检查，仅作参考

6 PT（时序分析）

7 IC5141

8 Calibre （后端验证）

硬件一般要分为两部分：1 wishbone接口，解决通信问题2核心功能模块，真正实现功能Wishbone互连:

1. 点到点方式，单独测试IP核时常用，或者片外互连

2. 共享总线方式

3. 交叉互连结构

•构建SoC系统时采用；

•需要选择交叉互连模块：wb_conmax、wb_conbus、tc_top等

PDK：Process Design Kit

DC综合与时序约束

RTL （Register Transfer Level ）

TCL：Tool Command Language

Tk：ToolKit

综合工具:

•FPGA

Synplify / DC FPGA / Xilinx / Altera

•ASIC

synopsys: DC （主流，事实标准）

cadence: BuildGates / PKS / RC

DC : Design Compiler

PKS: Physically Knowledgeable Synthesis

RC : RTL compiler

sdc: synopsys design constraints约束

sdf: standard delay format版式

综合三阶段:

•翻译/转换（此阶段工艺无关）

•优化优化与映射同时进行

•映射（此阶段工艺相关）将功能映射到目标工艺库上

DC基本流程: 读入设计设置约束执行综合查看报告保存结果

时钟树: 时钟是个非常重要的信号，要求到各个寄存器时钟端时延一致，后端设计会专门针对时钟布线，插入buf，形成时钟树，综合阶段不处理时钟，假设是理想时钟

CDC信号：clock domain crossing

APR流程：Auto Place and Route++++++采用Astro工具

ICC （IC Compiler）

TDF文件（top design format）

core 电源环：原则：尽量使用高层

（1）高层金属厚

（2）利于底层stdcell布线

Astro APR：

1. 基本概念

2. 设计输入

3. 布局规划floorplan

4. 时序约束

5. place

6. 时钟树综合CTS

7. 布线

8. DFM

9. 数据导出：•导出网表，用于LVS、后仿真等

•导出GDSII数据：流片数据

•导出SPEF：PT时序分析

•导出SDF：后仿真

时钟树综合CTS：Clock Tree Synthesis

route步骤：

•先布时钟线(关键信号)

•Timing setup

•再布标准单元

•Post-Route Opt以及CTO

•Post-Route时序分析

DFM：

•天线效应：解决方案1：跳线，解决方案2：插入二极管

•加Filler

•过孔优化

•Fill Notch and Gap

• Add_label

•添加Wire track

物理验证:

LVS: layout versus schematic

ANT：Antenna

DRC：design rule check

工具: ic5141 virtuoso , calibre

步骤:

1 准备ic5141环境（工艺库、基本库、快捷键、显示资源、Calibre配置等）

2 stdcell、Pad库导入到ic5141

3 设计库aes_ASIC导入到ic5141

4 为电源PAD加label （LVS用）

5 准备ANT/DRC/LVS规则文件

6 LVS检查（先做，确认设计正确）

7 ANT 检查与修正（先于DRC，ANT修正中可能会引入DRC）

8 DRC检查与修正

9 设计数据导出

CDL: Circuit Description Language

时序分析:

Fmax(寄存器间最大时间决定)

Tsu(setup)，Th(hold)

Tco (从时钟到达到输出端稳定)

Tpd(pin to pin delay，组合逻辑延迟)

时序分析任务之一是：验证设计满足时序要

求，如何验证？

1.动态时序仿真（后仿真）：输入激励，分

析波形。

STA含义: 无需输入激励，电路并不动作（静态含

义），分析每一个触发器(flip-flop)的setup

时间与hold时间，即保证在时钟沿采样数据

时，数据是有效的。（动态仿真也是确保这一点，下一时钟能得到正确值）

动态与静态时序分析比较:

1. STA无需输入测试向量，覆盖率大. 动态仿真只针对特定测试向量，无法证明结果对所有测试向量都成立；大规模电路，穷举测试向量很困难！

2. STA缺点：异步电路分析困难

动态时序分析对同步、异步风格电路没有限制

3. STA能处理更大设计，所需时间更短

动态仿真缺点是随着设计规模增大，要求时间迅速增长

STA基本分析模型与基本计算步骤: 1.找出路径；2.计算数据到达时间；3.计算时差1 •路径的起点：

输入port 或者触发器/寄存器的时钟端口

•路径的终点：

输出port 或者时序部件的数据输入pin

2 路径中数据到达时间计算

•路径中net和cell延迟的总和

3 计算时差

•数据到达时间计算出来后，与数据的要求

到达时间求差（setup check ,hold check

等），称为slack

•时序报告中Slack为正，表示满足要求