武汉大学计算机学院本科2010

武汉大学计算机学院本科2010~2011学年第二学期考试试卷（A卷）课程名称：大规模集成电路（限120分钟）专业：本科姓名：学号：班号：说明：⒈答题书写在专用答题纸上，其他任何答题无效。

⒉学号、姓名等项填写不规范，不准确，一律视为废卷，不计成绩。

一填空题（30分，每小题3分）1、VHDL属于描述语言。

（从A、B、C、D中单项选择）A．普通硬件B．行为C．高级D．低级2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为设计方法。

（从A、B、C、D中单项选择）A．自底向上B．顶层C．自顶向下D．积木式3、EDA设计的输入方式有、和方式。

4、EDA的设计验证包括、和三个过程型。

5、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有种逻辑值。

6、在VHDL语句中，PROCESS 结构是由语句组成的。

7、signal b : integer std_logic_vector ( 15 downto 0 );………for I in b’range loop………for 语句的循环次数为次。

8、VHDL的标识符名必须以字母开头，后跟若干字母、数字或单个下划线构成，但最后不能为。

9、元件例化是将预先设计好的设计实体作为一个，连接到当前设计实体的指定端口。

１0、一个Ｎ输入的查找表，需要ＳＲＡＭ存储Ｎ个输入构成的，需要占用个ＳＲＡＭ单元。

二简答题（35分，每小题5分）1、端口模式除了INOUT和BUFFER外，还有哪几种模式？INOUT和BUFFER有什么区别？23、执行下列语句后Q的值是多少？……SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);……E<=(2=>’0’, 4=>’0’, OTHERS=>’1’);Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));……4、逻辑阵列块LAB包括哪几个部分？5、如何实现寄存器配平？6、构成一个完整的VHDL语言程序的五个基本结构是什么？7、一般有限状态机包含哪几个部分？三在横线处补齐相应语句，使下面语句构成完整程序。

（本题10分，每空1分）图1 第三大题的图LIBRARY IEEE;USE IEEE.（1）;ENTITY MUX21A ISPORT(a,b：IN STD_LOGIC;s：IN STD_LOGIC;y：OUT STD_LOGIC);END ENTITY;ARCHITECTURE ART1 OF （2）ISBEGINPROCESS（A,B,S）BEGINIF s=’1’ THEN y<= a;（3）y<= b;（4）（5）END ARCHITECTURE；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT(a1, a 2, a 3,s0,s1: IN STD_LOGIC;outy: OUT STD_LOGIC);END ENTITY MUXK;ARCHITECTURE ART2 OF MUXK ISCOMPONENT MUX21A（6）END COMPONENT;（7）TMP: STD_LOGIC;BEGINPROCESS（a1，a2，a3，s0，s1）BEGINU1: MUX21A （8）U2: MUX21A （9）（10）END ARCHITECTURE ART2;四程序设计（25分）1 设计一个带有同步并行预置功能的8位左移移位寄存器。

（10分）2 根据图2的电路图写出完整的VHDL程序。

（5分）图2 第四大题2小题的图3 假如某个FPGA芯片上连接了一个LED数码管，请你用VHDL语言设计一个输入是0-9中的某个数字，能将该数字在数码管上显示出来的程序。

数码管的译码表如表1。

（10分）注：译码的功能是实现如果在数码管上要显示某一数字，FPGA就应该输出这个数字的译码值，这样数码管才能显示该数字。

如在数码管上要显示“1”，FPGA就应该输出“0000110”给数码管。

表1 显示数字与译码值对应关系表武汉大学计算机学院本科2010~2011学年第二学期考试试卷（A卷）课程名称：大规模集成电路（限120分钟）专业：本科姓名：学号：班号：说明：⒈答题书写在专用答题纸上，其他任何答题无效。

⒉学号、姓名等项填写不规范，不准确，一律视为废卷，不计成绩。

一填空题（30分，每小题3分）1、VHDL属于 B 描述语言。

（从A、B、C、D中单项选择）A．普通硬件B．行为C．高级D．低级2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法称为 C 设计方法。

（从A、B、C、D中单项选择）A．自底向上B．顶层C．自顶向下D．积木式3、EDA设计的输入方式有图形、文本和状态机方式。

4、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程型。

5、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有9种逻辑值。

6、在VHDL语句中，PROCESS 结构是由顺序语句组成的。

7、signal b : integer std_logic_vector ( 15 downto 0 );………for I in b’range loop………for 语句的循环次数为16次。

8、VHDL的标识符名必须以字母开头，后跟若干字母、数字或单个下划线构成，但最后不能为下划线。

9、元件例化是将预先设计好的设计实体作为一个元件，连接到当前设计实体的指定端口。

１0、一个Ｎ输入的查找表，需要ＳＲＡＭ存储Ｎ个输入构成的真值表，需要占用2^N个ＳＲＡＭ单元。

二简答题（35分，每小题5分）1、端口模式除了INOUT和BUFFER外，还有哪几种模式。

INOUT和BUFFER有什么区别？IN、OUTINOUT可以做输出和输入用，BUFFER只能用在带反馈的输入，不能用于输出。

3、执行下列语句后Q的值等于00101100 。

……SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);……E<=(2=>’0’, 4=>’0’, OTHERS=>’1’);Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));……A．“11011011” B. “00110100” C. “11011001” D. “00101100”四程序设计（25分）1 设计一个带有同步并行预置功能的8位左移移位寄存器。

（10分）参考答案：library IEEE;use IEEE.STD_LOGIC_1164.all;entity Lshifter isPort ( clk,rst,load: in std_logic;din:in std_logic_vector(7 downto 0);qb: out std_logic );end Lshifter;architecture art1 of Lshifter isBeginProcess(clk,rst,load)Variable reg8:std_logic_vector(7 downto 0);BeginIf load=’1’ then reg8:=(others=’0’);IF CLK’EVENT AND CLK=’1’ THENIf load=’1’ then reg8:=din;Else reg8(7downto 1) := reg8(6 downto 0) ;End if;End if;QB<=REG8(7);End process;end art1;2 根据图2的电路图写出完整的VHDL程序。

（5分）图2 第四大题2小题的图LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;3 假如某个FPGA芯片上连接了一个LED数码管，请你用VHDL语言设计一个输入是0-9中的某个数字，能将该数字在数码管上显示出来的程序。

数码管的译码表如表1。

（10分）4、逻辑阵列块LAB包括哪几个部分？LE、LE进位链和级联链、LAB控制信号、LAB局部互联、LUT链和寄存器链5、如何实现寄存器配平？在设计中如果其中的两个组合逻辑的延时差别过大，那么它的总体工作频率取决于延时做大的块，可以将延时大的块的部分功能转移到延时小的块中，使两者延时相差较小，这样就可以提高电路的总体工作频率。

6、构成一个完整的VHDL语言程序的五个基本结构是什么？实体(ENTITY)、结构体(ARCHITECURE)、配置(CONFIGURATION) 、库(LIBRARY) 、程序包(PACKAGE) 。

7、一般有限状态机包含哪几个部分？说明部分，主控时序进程，主控组合进程和辅助进程。

三在横线处补齐相应语句，使下面语句构成完整程序。

（本题10分，每空1分）图1 第三大题的图LIBRARY IEEE;USE IEEE.（1）STD_ LOGIC_1164.ALL;ENTITY MUX21A ISPORT(a,b：IN STD_LOGIC;s：IN STD_LOGIC;y：OUT STD_LOGIC);END ENTITY;ARCHITECTURE ART1 OF （2）MUX21A ISBEGINPROCESS（A,B,S）BEGINIF s=’1’ THEN y<= a;（3）ELSE y<= b;（4）END IF；（5）END PROCESS；注：译码的功能是实现如果在数码管上要显示某一数字，FPGA就应该输出这个数字的译码值，这样数码管才能显示该数字。

如在数码管上要显示“1”，FPGA就应该输出“0000110”给数码管。

表1 显示数字与译码值对应关系表USE IEEE.STD_LOGIC_1164.ALL;ENTITY LED7SEG ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLK : IN STD_LOGIC;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END LED7SEG;ARCHITECTURE one OF LED7SEG ISSIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINSYNC : PROCESS(CLK, A)BEGINIF CLK'EVENT AND CLK = '1' THENTMP <= A;END IF;END PROCESS;OUTLED : PROCESS(TMP)BEGINCASE TMP ISWHEN "0000" => LED7S <= "0111111";WHEN "0001" => LED7S <= "0000110";WHEN "0010" => LED7S <= "1011011";WHEN "0011" => LED7S <= "1001111";WHEN "0100" => LED7S <= "1100110";WHEN "0101" => LED7S <= "1101101";WHEN "0110" => LED7S <= "1111101";WHEN "0111" => LED7S <= "0000111";WHEN "1000" => LED7S <= "1111111";WHEN "1001" => LED7S <= "1101111";WHEN OTHERS => LED7S <= "0000000";END CASE;END PROCESS;END one;END ARCHITECTURE；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT(a1, a 2, a 3,s0,s1: IN STD_LOGIC;outy: OUT STD_LOGIC);END ENTITY MUXK;ARCHITECTURE ART2 OF MUXK ISCOMPONENT MUX21A（6）PORT(a,b：IN STD_LOGIC;s：IN STD_LOGIC;y：OUT STD_LOGIC);END COMPONENT;（7）SIGNAL TMP: STD_LOGIC;BEGINPROCESS（a1，a2，a3，s0，s1）BEGINU1: MUX21A （8）PORT MAP(a=> a 2,b=> b 3,s0=> s, Y=>TMP);U2: MUX21A （9）PORT MAP(a => a 1, b =>TMP, s => s 1,Y=>outy); （10）END PROCESS；END ARCHITECTURE ART2;。