专用集成电路课件第6章

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6.1.2 FPGA配置过程
FPGA的配置包括3各阶段：复位、配置和初始化。
复位
配置
配置数据写入到器件中
初始化
器件内部逻辑和寄存器 初始化，I/O缓冲使能
进入 用户模式
配置过程波形图
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FPGA 配置流程图
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6.2. Cyclone及Cyclone II FPGA配置
Cyclone 以及Cyclone II FPGA使用SRAM单元来存
2）被动配置方式。(PS) 在这种配置方式下,由外部CPU或控制器 （如单片机）控制配置的过程。 PS可以由外部计算机或控制器控制配置过 程。在PS配置器件，配置数据从外部储存 部件，通过DATA0引脚送入FPGA。配置数 据在DCLK上升沿锁存，1个时钟周期传送1 位数据。
FPGA被动方式： PS,PPS,FPP,PPA,PSA
串行配置器件
AS接口 1 3 5 7 9 2 4 6 8 10 VCC
说明：
1. 因为FPGA上的nSTATUS、 CONFIG_DONE管脚都是开漏 结构，所以都要接上拉电阻。 FPGA的片选脚nCE必须接地。
主动串行配置的电路原理图
主动串行配置
配置时序
主动串行配置
多片配置
Multi-Device AS Configurations
另外，不同型号FPGA的配置文件大小不同，下表中列出了FPGA在
不压缩情况下二进制配置文件(.rbf)的最大大小。设计者可以根据配置文 件的大小来选择合适的配置器件和其它存储器。并可使用压缩功能，来
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减小配置文件的大小。
器件类型 器件型号 EP1C3 数据大小（Bits） 数据大小（Bytes） 627,376 78,422
被动串行 PS（Passive Serial） PS：所有的Altera FPGA都支持这种配置模 式。可以由Altera的下载电缆、 Altera的增 强型配置器件和配置器件、或者是智能主 机（如微处理器和CPLD）来配置。在做PS 配置时，FPGA配置数据从储存器中读出， 写入到FPGA的DATA0接口上。这些存储器 可以是Altera配置器件或者单板上的其他 Flash器件。数据由DCLK时钟信号管脚的上 升沿打入FPGA，每一个DCLK时钟周期输入 1比特数据。
被动并行同步 PPS
PPS：这种配置模式只有一些较老的器件支持， 如APEX 20K、Mercury、ACEX 1K、FLEX 10K。 可以由智能主机来支持这种配置。在做PPS配置 时，FPGA配置数据从储存器中读出，写入到 FPGA的DATA[7..0]并行输入接口上。这些存储器 可以是单板上的其他存储器件，如Flash器件。在 第一个DCLK的时钟上升沿处，将一个字节的数据 锁存到FPGA中，然后由随后的8个DCLK时钟的下 降沿将该字节数据一位一位移入到FPGA中。这种 配置模式虽然是并行的，但是实际上配置速率抵， 因此不推荐使用。
2、若按使用的CPLD/FPGA器件划分，有： 1）CPLD编程（适用于片内编程元件为 EPROM、E2PROM 和闪存的器件）； 2）FPGA下载（适用于片内编程元件为 SDRAM的器件）
3、按CPLD/FPGA器件在编程下载过程中的状态 划分,有: 1）主动配置方式。（AS） 在这种配置方式下,由CPLD器件引导配置操作的 过程并控制着外部存贮器和初始化过程； EPCS系列.如EPCS1,EPCS4配置器件专供AS模式， 目前只支持 strantix 和Cyclone系列。使用Altera 串行配置器件来完成。Cyclone器件处于主动地位， 配置器件处于从属地位。配置数据通过DATA0引 脚送入 FPGA。配置数据被同步在DCLK输入上， 1个时钟周期传送1位数据。
FPGA主动方式：AS
由目标FPGA来主动输出控制和同步信号（包括配 置时钟）给Altera专用的一种串行配置芯片 （EPCS1和EPCS4等），在配置芯片收到命令后， 就把配置数据发到FPGA，完成配置过程。 Altera FPGA所支持的主动方式为主动串行AS （Active Serial）模式，只能够与Altera公司提供 的主动串行配置芯片（EPCS系列）配合使用。
第六章 CPLD/FPGA的配置
6.1 CPLD/FPGA器件的配置
▲把CPLD/FPGA设计代码送入芯片的过程（或 做法）称为对CPLD/FPGA器件的配置，也称为 下载。 ▲经过配置的CPLD芯片，就成为具有用户需要 功能的专用数字电路或数字系统。
6.1.1器件编程下载的分类
▲对CPLD/FPGA芯片进行编程配置的方式有多种。 1、按使用计算机的通讯接口划分，有： （1）串口下载（BitBlaster或MasterBlaster）、 （2）并口下载（ByteBlaster）、 （3）USB接口下载(MasterBlaster或APU)等方式
EP1C4
Cyclone EP1C6 EP1C12 EP1C20
924,512
1,167,216 2,326,528 3,559,608
115,564
145,902 290,816 444,951
EP2C5
EP2C8 Cyclone II EP2C20 EP2C35 EP2C50 EP2C70
1,265,792
由系统中的其他设备发起并控制配置过程。这些设备可以 是Altera的配置芯片（EPC系列），或者是单板上的微处 理器、CPLD等智能设备。FPGA在配置过程中完全处于被 动地位，只是输出一些状态信号来配合配置过程。 被动方式可分为以下模式： 被动串行 PS（Passive Serial） 被动并行同步 PPS （Passive Parallel Synchronous） 快速被动并行 FPP （Fast Passive Parallel） 被动并行异步 PPA （Passive Parallel Asynchronous） 被动串行异步 PSA （Passive Serial Asynchronous）
主动串行配置
单片配置
VCC
VCC
VCC
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1பைடு நூலகம்k
10k
10k
Cylone(Cyclone II) FP GA
nSTATUS CONFIG_DONE nCONFIG nCE 10k nCEO N.C.
EP CS
DATA DCLK nCS ASDI DATA0 DCLK nCSO ASDO MSEL0 MSEL1 low or high
被动并行异步 PPA
PPA：这种配置模式在Stratix系列、APEX 系列、Mercury、ACEX 1K、FLEX 10K中支 持。可以由智能主机来支持这种配置，这 时FPGA被配置控制器当成一个异步的存储 器。在做PPA配置时，FPGA配置数据从储 存器中读出，写入到FPGA的DATA[7..0]并 行输入接口上。这些存储器可以是单板上 的其它存储器件，如Flash器件。因为配置 过程是异步的，所有整个配置过程由一些 异步控制信号来控制。
GND
DATA DCLK nCS ASDI
Multiple-device AS configuration Buffers
VCC VCC VCC
Serial Configuration Device
nSTATUS CONF_DONE nCONFIG nCE DATA[0] DCLK nCSO ASDO MSEL[n..0]
1. 2. 3.
FPGA主动串行(AS)配置方式； FPGA被动(Passive)配置方式 ； JTAG配置方式 。
用户可以通过设置FPGA上的MSEL0、MESL1两个引脚 的状态来选择配置方式。各种方式的 MSEL0 、 MESL1 设置 如下表所列：
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配置方式设置
MSEL1 0 1 0 MSEL0 0 0 1 配置方式 AS主动（串行配置器件） 20M 备注
储配置数据。FPGA中的SRAM是易失性的，每次上电之前， 配置数据(或压缩的配置数据)必须重新下载到FPGA中。下面 的2个条件均可使FPGA产生一次配置请求：
给FPGA重新上电； FPGA 的 nConfig 引脚上产生一个低电平到高电平的上升 沿。

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Cyclone及Cyclone II FPGA的配置方式包括：
3） JTAG方式。
JTAG接口是一个业界标准,主要用于芯片测 试等功能,使用IEEE Std 1149.1联合边界扫 描接口引脚，支持JAM STAPL标准，可以 使用Altera下载电缆或主控器来完成。
Altera FPGA系列支持的配置方 式
(1) Although you cannot configure FLEX 6000 devices through the JTAG pins, you can perform JTAG boundary-scan testing.
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串行时钟 (DCLK) 在配置结束后内部振荡器关闭。下表列出 了DCLK的输出频率。对于Cyclone II FPGA，通过MSEL[]可以 选择时钟为20MHz或40MHz。 配置的时间与配置文件大小以及DCLK的频率有关。
VCC VCC VCC
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Serial Configuration Device
nSTATUS CONF_DONE nCONFIG nCE DATA[0] DCLK nCSO ASDO MSEL[n..0] DATA0 nCEO nCE DCLK CONF_DONE nSTATUS nCEO nCONFIG MSEL[n..0]
FPP快速被动并行
这种配置模式只有在Stratix系列和APEX II 中支持。可以由Altera的增强型配置器件、 或者是智能主机来配置。在做FPP配置时， FPGA配置数据从储存器中读出，写入到 FPGA的DATA[7..0]并行输入接口上。这些 存储器可以是Altera配置器件或者单板上的 其他Flash器件。数据由DCLK时钟信号管脚 的上升沿打入FPGA，每一个DCLK时钟周期 输入一字节数据，因此这种模式配置速度 较快。