6-时序逻辑

采样
T Tskewtcq tplogic tsu clock
在一个IC上两点j和J之间的时钟偏差为
Tskew (i, j ) ti t j
1. 由寄存器R1在边沿①处采样的一个新输入IN将传播通过组合 逻辑并被寄存器R2在边沿④处采样。 2. 如果时钟偏差为正，那么信号由R1传播到R2的可用时间就增 加了一个时钟偏差值。 3. 组合逻辑的输出必须在clk2上升沿(点④)的一个建立时间之前 有效。
采样
t hold
1. 若组合逻辑块的最小延时很小，那么R2的输入就有可能在时 钟边沿②之前改变．导致求值出错。 2. 为了避免竞争，我们必须保证通过寄存器和逻辑的最小传播 延时足够长，以使R2的输入在边沿②之后的一段维持时间内 保持有效
State Key Lab of ASIC & Systems, Fudan University，Lai
Mux-Based Latches:Transistor implementation
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Master-Slave (Edge-Triggered) Register 是正沿触发寄存器还是负沿触发寄存器？
时钟偏差小结

正偏差能够增加电路的数据通量，即时钟周期可以缩短。但这 一改进的范围是有限的，因为较大的偏差会导致对保持时间的 约束 负偏差提高了抗竞争的能力，可以避免出错。但时钟周期要增 加，会降低电路的性能 一般的逻辑电路中数据可以在两个方向上流动（如具有反馈的 电路）。使时钟布线发生负偏差是不现实的。因此，设计一个 偏差小的 时钟网络才是最重要的
Master-Slave Register – propagation delay

Propagation delay
QM值传播到输出Q所需要的时间。
建立时间中已经包含了I2 延迟， ,output I4 and I2 valid at the same time, I4的输出在时钟上升沿之前 已有效, propagation delay is time to travel T3, I6
触发器的触发

Triggering can be done in two ways
切断反馈环路:一旦反馈环路打开，一个新的值就能很容易 地写入。非常普遍。 触发强度超过反馈环:因其强度超过存储值而迫使一个新的 值进入该单元。它是实现静态后台存储器的主要方法。
CLK=1
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进一步减少时钟负载
NMOS门实现的正锁存器 (仅用NMOS实现)
正锁存器
NMOS only → less load to the clock, But VA limited to VDD-Vtn → degraded noise margin(NMH) 在VDD值较低而Vth值较高,造成在第一个反相器中的 PMOS器件不能完全关断 → static power in first invertor

Setup time: 建立时间是输人数据D在时钟上升沿之前必须保持稳定 的时间。或在时钟上升沿之前输入D必须稳定多长时间 才能使QM采样的值是可靠的？ D在时钟上升沿之前必须传播通过I1,T1,I3,I2
State Key Lab of ASIC & Systems, Fudan University，Lai
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Latch versus register
正锁存器（高电平透明） 负锁存器（低电平透明）
正沿触发寄存器 负沿触发寄存器
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双稳态原理

这一电路具有两个稳定状态:A，B, 分别代表0或 1 用正反馈来建立双稳电路
C亚稳态
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实际的时钟周期与理想 的时钟周期的差别 State Key Lab of ASIC & Systems, Fudan University，Lai Irwin&Vijay, PSU, 2002
时序逻辑设计
引言 静态寄存器
多路开关型 减少时钟负载 非理想时钟信号
动态寄存器 其他寄存器
Slave Master 0 1 D 0 QM 1 CLK Q D QM Q CLK CLK
保持 采样 采样 保持
负锁存器 (主级)
正锁存器 （从级）
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Master-Slave Register – Setup time
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时序逻辑设计
引言 静态寄存器
多路开关型 减少时钟负载 非理想时钟信号
动态寄存器 其他寄存器
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时序逻辑设计
引言 存储单元的分类 时序电路的时间参数 静态寄存器 动态寄存器 其他寄存器
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寄存器保持系统的状态 寄存器可以是静态的 也可以是动态的
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时序逻辑设计
引言 存储单元的分类 时序电路的时间参数 静态寄存器 动态寄存器 其他寄存器
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Timing Definitions
1. 2. 3. 4.
tsetup= setup time: time data must be valid before clock edge thold = hold time: time data must be valid after clock edge tc-q = 最坏条件下的传播延迟 (ref. to the clock edge) tcd = 最好条件下的传播延迟（Contamination Delay）
动态寄存器 其他寄存器
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是静态的还是动态的？ 静态的（满足低阻抗原则）
时钟负载：2n+2p个晶体管
CLK D CLK
T1 CLK
I1 I2
T2 CLK
I3 I4
Q
直接用交叉藕合反相器来省去反馈传输门
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Clock jitter
• Clock jitter ：指芯片的某一个点上时钟周期发生暂时的变 •
化，称为时钟抖动 时钟周期起始于边沿② 而结束于边沿5，周期为TCLK，最坏 情况下，上升沿因抖动而延后（边沿3），而下一个时钟周 期的上升沿又因抖动而提前（边沿4），最坏情况下可用来 完成操作的总时间减少了2tjitter
时序逻辑设计




引言 静态寄存器 多路开关型 减少时钟负载 非理想时钟信号 动态寄存器 动态传输门边沿触发寄存器 改善抗噪声的能力 其他寄存器 时钟控制CMOS寄存器 真单相钟控寄存器 脉冲寄存器 流水线
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Hold time violation
min propagation delay
目标寄存器的维持时间
该要求一般不难满足! 但当寄存器之间存在很 少或没有逻辑电路时这 会成为一个问题
1. Minimum delay presented by register and logic must be larger than hold time 2. A violation of this condition is a hold time violation
存储单元的分类

Foreground vs Background memory Foreground :嵌入在逻辑中的存储器。如：单个寄存器或寄存器 组( register banks) Background :大量的集中存储内核（使用阵列结构），称为后 台存储器，高密度，高性能，如RAM, ROM，需要解决的关键 是单元面积尽可能小、速度尽可能快，可以牺牲噪声容限 Static versus dynamic memory Static ：稳态时信号节点是通过一个低阻路径连接到 VDD 或 VSS 上的存储器。例如：用正反馈或再生原理构成的存储器，只要 一上电，就会一直保持其状态。 Dynamic:信号暂存在高阻节点电容上，必须周期性地刷新以弥 补泄漏的电荷的存储器,不满足低阻路径原则。性能高、面积小 Latches versus registers latches are level sensitive registers are edge triggered