第6章 常用时序电路组件 第12次课
常用的时序逻辑电路
常用的时序逻辑电路常用时序逻辑电路有计数器和寄存器两种。
寄存器分为数据寄存器和移位寄存器。
计数器种类较多，有同步计数器、异步计数器；有二进制计数器、十进制计数器、任意进制计数器；二进制计数器又有加法计数器、减法计数器等。
(1)寄存器数字电路中用来存放数码或指令的部件称为寄存器。
寄存器具有以下逻辑功能：可在时钟脉冲作用下将数码或指令存入寄存器(称为写入)，或从寄存器中将数码或指令取出(称为读出)。
由于一个触发器只能寄存1位二进制数，要存多位数时，就得用多个触发器。
常用的有4位、8位、16位等。
寄存器存放和取出数码的方式有并行和串行两种。
并行方式就是数码各位同时从各对应位输入端输入到寄存器中，或同时出现在输出端；串行方式就是数码逐位从一个输入端输入到寄存器中，或由一个输出端输出。
寄存器根据功能的不同可分为数码寄存器和移位寄存器两种。
(a) 数码寄存器：这种寄存器只有寄存数码和清除数码的功能。
图1所示是由D触发器组成的4位数码寄存器。
该数码寄存器的工作方式为并行输入、并行输出。
图1 4位数码寄存器(b)移位寄存器：移位寄存器不仅能存放数码而且有移位功能。
根据数码在寄存器内移动的方向又可分为左移移位寄存器和右移移位寄存器两种。
在移位寄存器中，数码的存入或取出也有并行和串行两种方式。
图2所示是由J—K触发器组成的4位左移移位寄存器。
F0接成D 触发器，数码由D端串行输入；也可由d0～d3作并行输入。
从4个触发器的Q端得到并行的数码输出。
也可从Q3端逐位串行输出。
图2 4位左移移位寄存器(2)计数器因为计数器是最常用而又典型的时序逻辑电路，其分析方法即为一般时序逻辑电路的分析方法。
常用计数器有多种类型，重点掌握以下几种。
①二进制计数器：二进制计数器能按二进制的规律累计脉冲的数目，也是构成其它进制计数器的基础。
一个触发器可以表示l位二进制数，表示n位二进制数就得用n个触发器。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第六章 时序电路
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
时序逻辑电路
0
从上表很容易看出，每经过5个时钟之后，电路状态循环变 化一次，所以这个具有对时钟信号计算的功能，显然，这是 一个五进制加法计数器。
5. 画状态转换图
表
删表
Q3Q2Q1
111
101 110
000
001
010
100
011
现态
次态
状Q0本态3n 电循Q路环0n2 的）主Q循01n 环（Q 3n0有1 效Q循n201 环、Q 11n 1
Qn1 0
Q1nQ0n
J1 MQ0n K1 1
M=1时
（4）状态转换表及状态图
Qn1 1
Q1nQ0n
Qn1 0
Q1nQ0n
M
Q
n 1
Q
n 0
0 00
Q Q
n 1
1
n 1 0
01
M=0时
Q1Q0
0 01 0 10
10 00
11
00
01
10
0 11 0 0
1 1 0 0 1 M=1时
FF1 J1 Q1 C K1
FF2 J2 Q2 C K2
FF3 J3 C K3 Q3
RD CP
分析:各触发器接受同一时钟脉冲，所以是一个同步时序逻辑电 路。触发器时钟脉冲处有一小圆圈，故是下降沿触发；由于没 有外部输入信号，所以属于莫尔型的时序逻辑电路
FF1 J1 Q1 C K1
FF2 J2 Q2 C K2
7. 总结逻辑功能 由状态转换图可知，该电路也是五进制加法计 算器，而且具有自启动能力
Q3Q2Q1
111
000
001
100
101 110 010 011
状态转换图
时序逻辑电路PPT
Y F (Q)
仅取决于电路状态
6.2.时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法
时序逻辑电路的分析：就是给定时序电路，找出该电 路的逻辑功能，即找出在输入和CLK作用下，电路的次 态和输出。由于同步时序逻辑电路是在同一时钟作用 下，故分析比较简单些，只要写出电路的驱动方程、 输出方程和状态方程，根据状态方程得到电路的状态 表或状态转换图，就可以得出电路的逻辑功能。
图6.1.2
6.1 概述
三、时序逻辑电路的分类：
根据触发器动作特点可分为同步时序逻辑电路和 异步时序逻辑电路。在同步时序逻辑电路中，存储电 路中所有触发器的时钟使用统一的CLK,状态变化发生 在同一时刻，即触发器在时钟脉冲的作用下同时翻转; 而在异步时序逻辑电路中，触发器的翻转不是同时的 没有统一的CLK,触发器状态的变化有先有后。
C Q0Q3
01000000 01011010 01100100 01111110
clk3 Q0
此电路为异步十进 制计数器
10000000 10011011 0 00 00 0 0 0
6.2.时序逻辑电路的分析方法
(6)状态转换图
/0 1110 1111
Q3Q2Q1Q0
/C/1/0Fra bibliotek/0/0
0000 0001 0010 0011
6.1 概述
图6.1.1
可以用三个方程组来描述
y1 f1(x1, x2 ,, xi , q1, q2 ,, ql )
①
输出方程 Y F ( X ,Q)
y
j
f1(x1, x2 ,, xi , q1, q2 ,, ql )
6.1 概述
图6.1.1
典型时序逻辑电路.ppt
上面的状态转换图中共有六个循环，因此该 计数器不能自启动。那怎么办？为解决这个 问题，我们先看一个例题：假定某个同步时 序电路经过一系列设计步骤后得到如下图所 示：
J 0 Q2 n，k0 Q2n
J1
Q0n，K1
n
Q0
J2
Q1n，K2
n
Q1
图6.20 某不可自启动电路
根据上面的激励方程，很容易求出该电路的 状态转换图如下：
000
001
011
Q2Q1Q0
010
100
110
111
101
明显，该电路不能自启动，要对电路进行修改。简 便起见，我们只设法修改某一个触发器的反馈信号。 这里，修改Q0的激励信号。
并行输出
串 行 输Din 入
1D
Q0 1D
Q1 1D
Q2 1D
Q3 Dout 串 行 输
出
C1
C1
C1
C1
移 位 脉CP 冲
图6.16 右移寄存器
下面介绍一种典型的时序电路：环型计数器和扭 环型计数器。这两种电路叫做移位寄存器型计数器， 它是在移位寄存器的基础上，通过增加反馈构成的。
反馈电路
串 行输 入 移 位脉 冲
清零法是在计数器尚未完成计数循环之前，使其清零端 有效，让计数器提前回到全0状态。 置数法是在计数器计数到某个状态时，给它置入一个 新的状态，从而绕过若干个状态。 计数器模块的清零和置数功能有同步和异步两种不同的 方式，相应的转换电路也有所不同。
例3 用74163构造十五进制加法计数器。 解：74163是具有同步清零和同步置数功能的四位二进
在二进制计数器中，触发器的所有状态组合都 被用来计数，因此，n位二进制计数器的模为2n。 按照十进制数规律对时钟脉冲进行计数的电路 称为十进制计数器。在十进制计数器中，只有十 个状态组合被用来计数，十进制计数器的计数长 度为10。
第六章时序逻辑电路-PPT精选.ppt
数据预置 ： 设A3A2A1A0 ＝ 1011 ，
在存数脉冲作用下，也有 Q3Q2Q1Q0 ＝ 1011 。
四位串入 - 串出的左移寄存器
数据预置
A3
A2
A1
A0
存数 脉冲
LOAD
&
&
&
&
串行 1 SD0
1
1
0
输出
Q
3
D
Q2 D
Q1 D
Q0 D
Q
清零
Q
脉冲 RD
Q
Q
CP 移位
CLR
脉冲
下面将重点讨论 兰颜色的 那部分电路的工作原理。
四位串入 - 串出 四位串入 - 串出 的右移寄存器： 的左移寄存器：
D0 ＝ Q1 D1 ＝ Q2 D2 ＝ Q3
D0 ＝ L D1 ＝ Q0 D2 ＝ Q1
D3 ＝ R
D3 ＝ Q2
S＝0 时， 也能够实现左移 , 方案可行 !
D0 = SL ＋ SQ1 = 1·L + 0·Q1 = L
D1 = SQ0 ＋ SQ2 = 1·Q0 + 0·Q2 = Q0 D2 = SQ1 ＋ SQ3 = 1·Q1 + 0·Q3 = Q1 D3 = SQ2 ＋ SR = 1·Q2 + 0·R = Q2
FF
FF
FF
FF 输出
输 并入－串出 入 多个输入端，一个输出端
输
出
FF
FF
FF
FF
输 并入－并出 入 多个输入端，多个输出端
1. 四位串入 - 串出的左移寄存器
数据预置
A3
A2
A1
&
第六章时序逻辑电路
第六章 时序逻辑电路6.1 基本要求1. 正确理解以下基本概念：组合逻辑电路、时序逻辑电路、同步和异步、计数和分频。
2. 熟练掌握二进制、十进制计数器的工作原理、逻辑功能。
3. 熟悉常用中规模集成计数器的结构特点及逻辑功能，能熟练应用集成计数器构成任意进制计数器。
4. 熟练掌握计数器的分析方法。
5. 熟悉寄存器的工作原理、逻辑功能。
6. 了解时序逻辑电路的分析方法和设计方法。
6.2 习题6.1 指出下列各种类型的触发器中哪些能组成计数器和移位寄存器： （1）基本RS 触发器；（2）上升沿触发的同步触发器；6.4 某计数器的输出波形如图题6.4所示，试确定该计数器的模。
CP 0Q Q 1Q 2CP ZCP图题16.2 图题16.3二进制异步减法计数器，画出逻辑图。
6.6 试用负边沿D 触发器组成4位二进制异步加法计数器，画出逻辑图。
6.7 试用正边沿D 触发器及门电路组成3位二进制同步加法计数器，画出逻辑图。
6.8 试分析图题6.8所示的计数器电路。
写出它的驱动方程、状态方程，列出状态转换真值表和状态图，说明是几进制计数器。
6.9 试分析图题6.9所示的计数器电路。
写出它的驱动方程、状态方程，列出状态转换真值表和状态图，画出时序波形图，说明是几进制计数器。
6.10 试分析图题6.10所示的计数器电路。
写出它的驱动方程、状态方程，列出状态转换真值表和状态图，画出时序波形图，说明是几进制计数器。
6.11 试分析图题6.11所示的电路，画出它的状态图，说明它是几进制计数器。
Q Q d图题6.9d图题6.103计数脉冲图题6.116.12 试分析图题6.12所示的电路，画出它的状态图，说明它是几进制计数器。
计数脉冲图题6.126.13试分析图题6.13所示的电路，画出它的状态图，说明它是几进制计数器。
计数脉冲图题6.136.14 试分析图题6.14所示的电路，画出它的状态图，说明它是几进制计数器。
计数脉冲图题6.146.15用异步清零法将集成计数器7416l连接成下列计数器：（1）十进制计数器；（2）二十进制计数器。
常用时序逻辑电路及其应用
功耗优化
通过优化电路结构和降低工作电压， 减小电路功耗，延长电池寿命。
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集成电路
FPGA和CPLD
现场可编程门阵列和复杂可编程逻辑 器件，可以通过编程实现时序逻辑电 路，具有灵活性高、可重复编程等优 点。
通过集成电路工艺实现时序逻辑电路， 具有高速、低功耗等优点，但成本较 高。
时序逻辑电路的性能优化
面积优化
在满足功能和性能要求的前提下， 尽量减小电路规模，降低成本。
速度优化
寄存器
总结词
寄存器是一种能够存储二进制数据的电路，它可以保存数据并按照时钟信号的节 拍进行数据的读写操作。
详细描述
寄存器由多个触发器组成，每个触发器存储一位二进制数。在时钟信号的上升沿 或下降沿时，寄存器会将输入的数据保存到触发器中，并在下一个时钟信号的上 升沿或下降沿时将数据输出。寄存器常用于数据的串行传输和并行传输。
02 常用时序逻辑电路
触发器
总结词
触发器是一种具有记忆功能的电路，它能够存储二进制数据，并在特定条件下改变状态。
详细描述
触发器有两个稳定状态，分别表示二进制数的0和1。当触发器的输入信号满足一定条 件时，触发器会从一个状态跳变到另一个状态，并保持该状态直到外部信号改变其状态。
常见的触发器有RS触发器、D触发器和JK触发器等。
常用时序逻辑电路及其应用
目录
• 时序逻辑电路概述 • 常用时序逻辑电路 • 时序逻辑电路的应用 • 时序逻辑电路的设计与实现
01 时序逻辑电路概述
时序逻辑电路的定义
总结词
时序逻辑电路是一种能够存储二进制状态，并按照一定的逻辑关系进行输入和输出的电路。
[工学]数电 第6章 常用时序逻辑功能器件ppt课件
![[工学]数电 第6章 常用时序逻辑功能器件ppt课件](https://img.taocdn.com/s3/m/4076badb43323968001c926f.png)
R0(1)
R0(2)
CTR
S9(1) S9(2)
74290
C0
C1 Q3 Q2 Q1 Q0
Q3 Q2 Q1 Q0
个位
Q3 Q2 Q1 Q0
十位
模100计数器
6.1.2 同步计数器
1. 同步二进制计数器
(1) 电路组成和逻辑功能分析
*同步二进制加法计数器设计思想
• 根据计数器的功能要求，n位二进制计数器用n 个存储单元电路组成，存储单元的形状表示二 进制数，存储单元由触发器实现；
频率分别为
1 2
f、14
f、18
f、116
f
。常称这种计数器为分频器。
2. 异步十进制计数器 (1) 电路组成和逻辑功能分析 由下降边沿触发的T'触发器构成的异步十进制加法计数器:
1
CLK
F0
Q0
1J Q
C1
1K Q
R
F1
Q1
1J Q
C1
1K Q
R
F2 Q2
1J Q C1
1K Q
R
F3
Q3
1J Q
CLK
Q0
01 0 1 0 1 0 1 0 1 0 1 0 1 0 10
Q1
00 1 1 0 0 1 1 0 0 1 1 0 0 1 10
Q2
00 0 0 1 1 1 1 0 0 0 0 1 1 1 10
Q3
00
0000
0011
1111
1 10
如将电路改为：
1 CLK
RD
FF0
1J
Q0
C1
1K R
FF1
1J
Q1
C1
时序逻辑电路同步时序逻辑电路
S3
S1/0
S0/0
这里所谓的次态交错，是指在某种输入取值下，Si的次态为SJ， 而SJ的次态为Si 。 而所谓次态循环则是指次态之间的关系构成闭环，例如， Si
和 SJ 在某种输入取值下的次态是 Sk和 Sl ，而Sk和Sl在j种取值
下的次态又是Si和SJ，这种情况称为次态循环。 次态对等效是指状态 Si和SJ的次态对Sk和SJ满足等价的两个条 件。例如，状态S1和S2的次态对为S3和S4，它们既不相同，也 没有与状态对 S1,S2 直接构成交错和循环。但是，状态 S3 和 S4
2）根据需要记忆的信息增加新的状态。
应根据问题中要求记忆和区分的信息去考虑设立每一个状态。 一般说来，若在某个状态下出现的输入信号能用已有状态表 示时，才令其转向新的状态。 3）确定各时刻电路的输出：
在描述逻辑问题的原始状态图和原始状态表中，状态数 目不一定能达到最少，这一点无关紧要，因可对它再进 行状态化简。应把清晰、正确地描述设计要求放在第一 位。由于开始不知描述一个给定的逻辑问题需多少状态， 故在原始状态图和状态表中一般用字母或数字表示状态。
第六章 时序逻辑电路的分析和设计
一、时序逻辑电路：
1、数字逻辑电路： 组合逻辑电路（特点）：任何时刻电路产生的稳 定输出信号仅与该时刻电路的输入信号有关。 时序逻辑电路（特点）：任何时刻电路的稳定输 出信号与该时刻和过去的输入信号都有关，必须 含有存储电路。 2、时序逻辑电路： 同步时序逻辑电路：某时刻电路的稳定输出与该 时刻的输入和电路的状态有关。 异步时序逻辑电路：电路中没有统一的时钟脉冲， 电路状态的改变是由外部输入信号的变化直接引 起的。
二、时序逻辑电路的分类：
同步时序电路的速度高于异步时序电路，但电路结构 一般较后者复杂。
常用的时序逻辑电路
常用的时序逻辑电路时序逻辑电路是数字电路中一类重要的电路，它根据输入信号的顺序和时序关系，产生对应的输出信号。
时序逻辑电路主要应用于计时、控制、存储等领域。
本文将介绍几种常用的时序逻辑电路。
一、触发器触发器是一种常见的时序逻辑电路，它具有两个稳态，即SET和RESET。
触发器接受输入信号，并根据输入信号的变化产生对应的输出。
触发器有很多种类型，常见的有SR触发器、D触发器、JK 触发器等。
触发器在存储、计数、控制等方面有广泛的应用。
二、时序计数器时序计数器是一种能按照一定顺序计数的电路，它根据时钟信号和控制信号进行计数。
时序计数器的输出通常是一个二进制数，用于驱动其他电路的工作。
时序计数器有很多种类型，包括二进制计数器、BCD计数器、进位计数器等。
时序计数器在计时、频率分频、序列生成等方面有广泛的应用。
三、时序比较器时序比较器是一种能够比较两个信号的大小关系的电路。
它接受两个输入信号，并根据输入信号的大小关系产生对应的输出信号。
时序比较器通常用于判断两个信号的相等性、大小关系等。
常见的时序比较器有两位比较器、四位比较器等。
四、时序多路选择器时序多路选择器是一种能够根据控制信号选择不同输入信号的电路。
它接受多个输入信号和一个控制信号，并根据控制信号的不同选择对应的输入信号作为输出。
时序多路选择器常用于多路数据选择、时序控制等方面。
五、时序移位寄存器时序移位寄存器是一种能够将数据按照一定规律进行移位的电路。
它接受输入信号和时钟信号，并根据时钟信号的变化将输入信号进行移位。
时序移位寄存器常用于数据存储、数据传输等方面。
常见的时序移位寄存器有移位寄存器、移位计数器等。
六、状态机状态机是一种能够根据输入信号和当前状态产生下一个状态的电路。
它由状态寄存器和状态转移逻辑电路组成，能够实现复杂的状态转移和控制。
状态机常用于序列识别、控制逻辑等方面。
以上是几种常用的时序逻辑电路，它们在数字电路设计中起着重要的作用。
数电（ＰＤＦ）
第6 章时序逻辑电路61时序逻辑电路的简介§ 6.1 时序逻辑电路的简介时序逻辑电路结构基本单元:触发器(基本逻辑门+反馈线基本单元: 触发器( 基本逻辑门+ 反馈线)具有记忆功能输入输出取决于以前的状态同步的异步的所有触发器在时钟脉冲的同一个边沿被触发1时序电路分类触发器不在同一时刻触发时序电路的结构:组合逻辑电路+ 触发器（存储单元）X Z组合逻辑电路X: 外部输入Z：外部输出wQ触发器电路W: 控制输入J, K, D, TW:控制输入--J K D TQ:触发器的状态Q: 触发器的状态2XZ各变量之间的关系:组合逻辑电路(,)Z F X Q =)输出方程触发器电路wQ(,W H X Q =1n nG W +=特征方程驱动方程(,)QQ 按照电路中输出变量是否和输入变量直接相关时序电路Mealy -type (米里型)输出Z Q n X3Moore -type (莫尔型)输出Z ~ Q n§6.2 同步时序电路的分析电路分析: 给定电路, 研究电路的原理，描述电路的功能.例1: 分析下图的同步时序电路1)输入控制输入X J 0, K 0, J 1, K 14输出状态ZQ 1 (高位), Q 0 (低位)列出方程n nn表示当前状态不能省略n 表示当前状态，不能省略状态图图例0nQ 1n Q 11n Q +10n Q +XZ 状态表X/ZQ 1Q 00101000 0 00 0 10 1 00110010/00100001 0 01 0 11100 1 1010010/01/01/11/01/00000101 1 01 1 100110/10/010对应一个CLK每条转换线对应着真值表中的行7每条转换线对应着真值表中的一行4) 电路功能0/0X/Z Q 1Q 001110/01/01/11/01/0000/10/010状态图的主循环：摸3的双向加法器X=0, M-3 加法器：Z ＝1，进位；顺时针循环X=1M 3减法器借位8X=1, M-3 减法器：Z ＝1，借位。
第六章清华_时序逻辑电路《数字电子技术基本教程》教学精品PPT课件
CLK R LD EP ET 工作模式 0 X X X 置零 1 0 X X 预置数
X 1 1 0 1 保持 X 1 1 X 0 保持（C=0）
1 1 1 1 计数
表示只有CLK上升沿达到时 R 0 的信号才起作用
②同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 减1时，若第i位以下皆为0 时，则第i位应当翻转，否则 应保持不变。
数据依次右移1位
《数字电子技术基本教程》
应用： 代码转换，串 并 数据运算
《数字电子技术基本教程》
器件实例：74LS 194A，左/右移，并行输入，保持，异步 置零等功能
并行输入
并行输出
《数字电子技术基本教程》
由图得到驱动方程：
S1 S Y R Y 带入SR触发器的特性方程， S1 得到状态方程
6.2 时序电路的分析方法
《数字电子技术基本教程》
分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。
一般步骤：
①根据给定的逻辑图写出存储电路中每个触发器输入端的逻 辑函数式，得到电路的驱动方程。
②将每个触发器的驱动方程代入它的特性方程，得到电路的 状态方程。
③从逻辑图写出输出方程。
《数字电子技术基本教程》
Y AQ1
Q1* AQ1 AQ0 (Q1 Q1 ) ( AQ0 )Q1 AQ1
五、画逻辑图
Q0* ( AQ1 )Q0 1Q0
六、检查电路能否自启动
《数字电子技术基本教程》
将无效状态Q1Q0 11代入状态方程和输出方程计算，得到 A=1时次态转为10、输出为1；A=0时次态转为00、输出为0。
规则可知：在多位二进 制数末位加1，若第i位以 下皆为1时，则第i位应翻 转。
典型时序逻辑电路.ppt
(1)按计数器中触发器状态的更新是否同步 可分为同步计数器和异步计数器。在同步计 数器中，所有要更新状态的触发器都是同时 动作的；在异步计数器中，并非所有要更新 状态的触发器都是同时动作的。
(2)按计数进制可分为二进制计数器、十进制计 数器和N进制计数器。 按照二进制数规律对时钟脉冲进行计数的电路称 为二进制计数器。 在计数器中，被用来计数的状态组合的个数称为 计数器的计数长度，或称为计数器的模。
图6.7 74163 符号及功能表
2、 MSI 74160 74160是中规模集成 8421BCD码同步
十进制加法计数器，计数范围是0~9。它具 有同步置数、异步清零、保持和十进制加法 计数等逻辑功能。
图6.8 74160 符号及功能表
注意：74160的 CLR 是低电平有效的异步清
零输入端，只要该信号一为0，它就马上将各触 发器清零，而不需要等待时钟有效边沿的到来， 也就是说，异步清零不受时钟信号CLK的控制， 这也就是为什么叫异步的原因！注意和同步的区 别。
例1：
按照十进制数规律对时钟脉冲进行递增计数 的同步电路称为同步十进制加法计数器。
下图所示电路是由四个下降沿动作的JK触发 器构成的同步十进制加法计数器。
& ≥1
& &
&
C
1
J0 Q0
CP0
K0 Q0
CP
J1 Q1 CP1
K1 Q1
J2 Q2 CP2
K2 Q2
J3 Q3 CP3 K3 Q3
图6.1 同步十进制加法计数器
第六章 常用典型时序逻辑电路
6.1 计数器 (P193) 6.2 寄存器 6.3 移位寄存器型计数器
6.1 计数器
时序逻辑电路 北京理工大学
7
时序逻辑电路分类
1、 按逻辑功能划分有： 计数器、寄存器、移位寄存器、读/写存储器、顺 序脉冲发生器等。 2、按动作特点分类：（即按触发器状态更新是 否受同一时钟脉冲控制分类）： （1）同步时序逻辑电路：同一CP （2）异步时序逻辑电路：不同CP
8
时序逻辑电路分类
CP Q1 CP
23
3）画状态转换图
4）电路功能 此电路是一个能自启动的异步五进制加法计 数器
24
6.3 常用中规模时序逻辑电路及其应用 6.3.1 寄存器和移位寄存器
1. 概述 寄存器是存放二进制数码的逻辑部件，由触 发器（同步型、主从型、边沿型）构成。 一个触发器可寄存一位二进制代码，N 个触 发器构成的寄存器可寄存N 位二进制数码。 寄存器、移位寄存器应用广泛，种类繁多。 有四位、八位、十六位等。采用不同类型触发 器电路形式不同，但大同小异。关键是了解功 能表。
同时得出，若用T触发器构成加法计数器，则
第i位触发器输入端Ti的逻辑式应为：
T0 1 Ti Qi 1Qi 2 (i 1, 2, Q1Q0 Q j
j 0
45
i 1
n 1)
（2）同步十进制加法计数器
驱动方程：
T0 1 T1 Q0 Q3 T2 Q0 Q1 T3 Q0 Q1 Q 2＋Q0 Q3
VCCQ0 Q1 Q2 Q3 CP M1 M0 74LS194
CR DSR D0 D1 D2 D3 DSLGND 5V SB
74LS194
CR DSR D0 D1 D2 D3 DSLGND
清零
36
6.3.2 计数器
计数器是数字系统中使用最多的时序电路。
时序逻辑电路课件
001 /0
/0 010
011
/1
/1
Q1n+1= 0 • 0 • 0 =1 • 1=1
Q2n+1= 0 • 0 + 0 • 0 • 0=0
Y=0 • 0=0
Q3n+1= 0 • 0 • 0 + 0 • 0=0 又以100为初态，代入得
Q1n+1= 0 • 0 • 1 =0 Q2n+1= 1• 0 + 1 • 0 • 0=1
Q3n+1= 1 • 0 • 0 + 0 • 0=0
6
第六章 时序逻辑电路— 6 . 2 分析方法
②将驱动方程代入JK触发器的特征方 程Qn+1=JQn + KQn中，得状态方程为：
Q1n+1=Q2Q3 Q1 Q2n+1=Q1 Q2 + Q1Q3 Q2 Q3n+1=Q1Q2Q3 + Q2Q3
③写出输出方程为：Y=Q2Q3 ( Y Q2Q3
)
在一系列时钟信号操作下电路状态转换的全部过程找出来,则电 路的逻辑功能便可一目了然。
状态转换图：
更形象表示时序电路的 逻辑功能。
每经过七个时钟触发脉冲以后输出端 Y从高电平跳变为低电平，且电路的 状态循环一次。
所以此电路具有对时钟信号进行计数 的功能，且计数容量等于七，称为七 进制计数器。
若电路初态为111，代入方程得：
Q3Q2Q1=000，Y=1
Q3Q2Q1 代表状态
000 /0
5
第六章 时序逻辑电路— 6 . 2 分析方法
例: 做出下图时序逻辑电路的状态转换表,状态转换图和时序图。
1J C1F1
1K
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第6章 常用时序电路组件
数字电路——分析与设计
第6章 常用时序电路组件
第6章 常用时序电路组件
§6.1 寄存器（Register）
寄存器的作用是用于存放二进制信息。可以用锁存 器或触发器来构成寄存器。
6.1.1 锁存器组成的寄存器
Q0 R R G Q D R G Q1 Q D R G Q2 Q D R G Q3 Q D
2014年10月29日 北京理工大学 信息科学学院 3
• 这是一个4比特（4位）的寄存器，可存储4位二进制信息。 • 当CP = 1或CP = 0时，Di的变化不会影响Qi的输出—Qi不随Di变。 • 在CP的上跳沿时刻，Di的数值被打入到Qi中保存，i=0～ 3。
2014年10月29日 北京理工大学 信息科学学院 4
111
异步二进制(模 8)减法计数器
• Q0是CP的二分频 • Q1是CP的四分频 • Q2是CP的八分频
001
Q2Q1Q0
000
111
110 101
异步二进制减法计数器的组成特点： • 由T’触发器构成。 • 每一级触发器的时钟触发沿是上升沿。 • 除第一级外,每级触发器的时钟均来自于前一级触发器的 Q输出端。 • 计数器的输出取自各级触发器的Q输出端。
2014年10月29日 北京理工大学 信息科学学院 1 2014年10月29日 北京理工大学 信息科学学院 2
数字电路——分析与设计
1Q 2Q 2Q G1.2 GND 3Q 3Q 4Q
16 15 14 13 12 11 10 9
第6章 常用时序电路组件
数字电路——分析与设计
第6章 常用时序电路组件
74LS75 的功能表 D G Q Q L H H H L H H L Q 0 Q0
这种计数器的结构是：除第一级外，每一级触发器的 时钟均来自于前一级触发器的输出端。所以计数器各触发 器的翻转顺序是由前向后逐级翻转，就如同水波浪的行进 一样，故名“波浪”式计数器，也叫“行波”计数器。
74LS175 的引脚图
• 74LS175一个封装上有4个联动的D触发器。 • 这4个D触发器共用一个时钟信号，当时钟CP的上升沿到达时，4 个触发器同时存储各自D输入端的数据。 • CLR是“异步”清零信号，低有效。当CLR = 0时，4个D触发器的Q 输出端全部清零（Q=1）。
Q2
T' CP Q Q
Q0
T' CP Q Q
Q1
CP Q0 Q1 Q2 000 111 110 101 100 011 010 001 000 异步二进制(模 8)减法计数器的时序图
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111
16
异步二进制(模 8)加法计数器
2014年10月29日 北京理工大学 信息科学学院 15 2014年10月29日
Q T' CP Q
第6章 常用时序电路组件 Q1 Q2
Q T' CP Q
数字电路——分析与设计
S=1 CP R=1
Q T' CP Q
Q0
Q T' CP Q
第6章 常用时序电路组件 Q1 Q2
Q T' CP Q
异步二进制(模 8)减法计数器
S=1 CP R=1
T' CP Q Q
异步二进制(模 8)减法计数器
2014年10月29日 北京理工大学 信息科学学院 21
1.“异步”脉冲反馈复位
S=1 CP
S Q T' Q R
Q0
S Q T' Q R
Q1
S Q T' Q R
Q2
R
异步复位模 5 加法计数器
• 当计数器的输出Q2Q1Q0=101（或111）时会产生一个“复 位”信号，它会强制计数器进入“000”状态（清零）。
2014年10月29日
6.2.4 可逆异步二进制计数器
利用一个控制信号使一个触发器既可以是加法计数器 也可以是减法计数器，这种计数器叫做可逆计数器。
加法
CPi = Qi -1
CPi = Qi -1
i=1～ n-1
下降沿触发↓ 加法 减法 CPi = Qi -1 CPi = Qi -1
上升沿触发↑ CPi = Qi -1 CPi = Qi -1 i=1～n-1
Q T' CP Q
Q0
Q T' CP Q
Q1
Q T' CP Q
Q2
异步二进制(模 8)加法计数器
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异步二进制(模 8)加法计数器
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S=1 CP R=1
Q T' CP Q
Q0
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数字电路——Βιβλιοθήκη 析与设计第6章 常用时序电路组件
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第6章 常用时序电路组件
6.2.2 异步脉冲反馈复位/置位式任意模M加 法计数器
• 由n个触发器构成的计数器（不论是同步还是异步计数器）有2n个 状态，其计数容量为2n，用N表示。计数容量也叫计数器的模。 • 如果计数器的模是任意值（不是2i形式），则用M表示计数器的 模，M < N。 • 利用一个计数容量为N(2n)的计数器去实现一个任意模值M的计数 器(M<N)，可采用异步脉冲反馈复位法或者异步脉冲反馈置位法 去“缩短”计数器的模值N(2n)为M(M<N且不是2i的形式)。 • 所谓异步脉冲反馈“复位/置位”法就是利用计数器的异步复位端和 异步置位端，在计数器的计数过程中产生异步的“复位/置位”信号 去强制计数器复位/置位，以到达缩短计数器计数容量N的目的。
6.1.2 触发器组成的寄存器
Q0 R R Q D R Q D Q1 R Q D Q2 R Q D Q3
74LS75
1 2 3 4 5 6 7 8
X L
1Q 1D 2D G3,4 Vcc 3D 4D 4Q
CP
D0
D1
D2
D3
74LS75 引脚图
D 触发器构成的 4 位寄存器逻辑图
• 74LS75一个封装上有2个独立的双D锁存器。 • 双D锁存器共用一个门控信号，例如：G1.2。
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CP Q0 Q1 Q2 000 111
第6章 常用时序电路组件
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S=1 CP R=1
Q T' CP Q
Q0
Q T' CP Q
第6章 常用时序电路组件 Q2 Q1
Q T' CP Q
110 101 100 011 010 001 000 异步二进制(模 8)减法计数器的时序图
CP Q0 Q1 Q2 000 001 010 011 100 101 110 111 000 异步二进制(模 8)加法计数器的时序图
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f ∴ f Q0 = CP 2 f CP f Q1 = 4 f CP f Q2 = 8
001 010 011 100 101 110 111 000 异步二进制(模 8)加法计数器的时序图
Q0
Q T' CP Q
Q1
Q T' CP Q
Q2
S=1 CP R=1
Q T' CP Q
Q0
Q T' CP Q
Q1
Q T' CP Q
Q2
异步二进制(模 8)加法计数器逻辑图
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异步二进制(模 8)加法计数器逻辑图
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R
R
异步复位模 5 加法计数器
CP Q0 Q1 Q2 R 000 001 010 011 100 T
G
D0
D1
D2
D3
D 锁存器构成的 4 位寄存器逻辑图
• 这是一个4比特（4位）的寄存器，可存储4位二进制信息。 • 当G = 1时，Qi随着Di变（透明式），i=0～ 3。 • 当G由1变到0时，Qi锁存Di的数值(G由1变到0前瞬间的Di数值)。 • 当G = 0时，Di的变化不会影响Qi输出——Qi不随Di变。
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第6章 常用时序电路组件
74LS175 的功能表 CP CLR L H H H D X L H X Q L L H Q0 Q H H L Q0 X ↑ ↑ L
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第6章 常用时序电路组件
74LS175
CLR
§6.2 异步“波浪”式计数器 （Asynchronous Ripple Counter）
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S=1 CP R=1
Q T' CP Q
第6章 常用时序电路组件
Q1
Q T' CP Q Q T' CP Q
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∵TQ0=2·TCP TQ1=4·TCP TQ2=8·TCP
CP Q0 Q1 Q2 000
第6章 常用时序电路组件
Q0
Q2
异步二进制(模 8)加法计数器逻辑图
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6.2.1 异步二进制加法计数器 (Asynchronous Binary Up Counter)
所谓“异步”计数器是指计数器中各触发器的时钟信号不统 一的一类计数器，即：各触发器有自己的时钟信号来源。