第5章 触发器分析
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山东大学数字电子技术基础课件第5章触发器
第一节 SR锁存器
第五章 触发器
第一节 SR锁存器 第二节 电平触发的触发器 第三节 脉冲触发的触发器 第四节 边沿触发的触发器 第五节 触发器的逻辑功能及其描述方法
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第一节 SR锁存器
第一节 SR锁存器
❖ 概述 ❖ 电路结构与工作原理 ❖ 动作特点
推出 下页 总目录
2
一、概述
第一节 SR锁存器
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18
第二节 电平触发的触发器
[例5.2.2] 若用 CMOS传输门组成 的电平触发D触发 器的CLK和输入端 D的电压波形如右 图中所给出，画出 Q和Q'端的电压波 形。假定触发器的 初始状态为Q=0
19
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第三节 脉冲触发的触发器
因为触发器的新状态Q*（也叫做次态）不仅与输入状态有关，
而且与触发器原来的状态Q（也叫做初态）有关，
所以把Q也作为一个变量列入了真值表，并将Q称为状态变量,
这种含有状态变量的真值表叫做触发器的特性表（功能表）。
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7
第一节 SR锁存器
[例5.1.1]已知基本RS触发器输入信号的波形，
画出输出信号波形。
SD
SD
Q
O
t
RD
Q
RD
O
Q
t
SD RD Q
1
1
0
1
1
1
0
1
0
0
1
1
1
0
0
1
0
1
0
0
0
0
0
1
Q*
0 1 1 1 0 0 1* 1*
8
O
t
第五章 触发器
第一节 SR锁存器 第二节 电平触发的触发器 第三节 脉冲触发的触发器 第四节 边沿触发的触发器 第五节 触发器的逻辑功能及其描述方法
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第一节 SR锁存器
第一节 SR锁存器
❖ 概述 ❖ 电路结构与工作原理 ❖ 动作特点
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2
一、概述
第一节 SR锁存器
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18
第二节 电平触发的触发器
[例5.2.2] 若用 CMOS传输门组成 的电平触发D触发 器的CLK和输入端 D的电压波形如右 图中所给出，画出 Q和Q'端的电压波 形。假定触发器的 初始状态为Q=0
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第三节 脉冲触发的触发器
因为触发器的新状态Q*（也叫做次态）不仅与输入状态有关，
而且与触发器原来的状态Q（也叫做初态）有关，
所以把Q也作为一个变量列入了真值表，并将Q称为状态变量,
这种含有状态变量的真值表叫做触发器的特性表（功能表）。
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7
第一节 SR锁存器
[例5.1.1]已知基本RS触发器输入信号的波形，
画出输出信号波形。
SD
SD
Q
O
t
RD
Q
RD
O
Q
t
SD RD Q
1
1
0
1
1
1
0
1
0
0
1
1
1
0
0
1
0
1
0
0
0
0
0
1
Q*
0 1 1 1 0 0 1* 1*
8
O
t
第5章 触发器
触发器的初始状态都是0状态，试确定输出端Q1、Q0的波形， 并写出由这些波形所表示的二进制序列。
46
47
集成电路JK触发器
边沿型集成JK触发器的常用型号有74LS73、74LS76等。
48
5.4 不同类型触发器的相互转换
主要内容
一种触发器转换为另一种触发器的方法 T和T＇触发器 D触发器转换为其它触发器 JK触发器转换为其它触发器
5
表5-1 或非门组成的基本RS触发器的真值表
R 0 0 1 1
S 0 1 0 1
Q 不变 1 0 0*
Q
不变 0 1 0*
触发器状态 保持 置1 置0 不定
6
对于左图，可作同样分 析。这种触发器是以低 电平作为输入有效信号 的，在逻辑符号的输入 端用小圆圈表示低电平 输入信号有效。
7
表5-2 与非门组成的RS触发器的真值表
14
1 1 1 1 1 1
0 0 1 1 1 1
1 1 0 0 1 1
0 1 0 1 0 1
0 0 1 1 1* 1*
根据上述真值表，故有钟控RS触发器的特性方程为：
Q
n 1
S RQ
n
RS 0
钟控RS触发器虽然没有实际的IC产品，但它是D触 发器、JK触发器的基础。
15
5.1.3 RS触发器的应用
30
（2）CP由1变为0，即下降沿到来 时，主触发器保持CP=1期间的最后 输出状态不变并作为从触发器的输 入；同时，从触发器开始工作：由 于主触发器的两个输出始终相反， 故从触发器的输出状态跟随主触发 器的最后输出状态（根据钟控RS触 发器的真值表得到）。故有：
Q Q RS 0
41
46
47
集成电路JK触发器
边沿型集成JK触发器的常用型号有74LS73、74LS76等。
48
5.4 不同类型触发器的相互转换
主要内容
一种触发器转换为另一种触发器的方法 T和T＇触发器 D触发器转换为其它触发器 JK触发器转换为其它触发器
5
表5-1 或非门组成的基本RS触发器的真值表
R 0 0 1 1
S 0 1 0 1
Q 不变 1 0 0*
Q
不变 0 1 0*
触发器状态 保持 置1 置0 不定
6
对于左图，可作同样分 析。这种触发器是以低 电平作为输入有效信号 的，在逻辑符号的输入 端用小圆圈表示低电平 输入信号有效。
7
表5-2 与非门组成的RS触发器的真值表
14
1 1 1 1 1 1
0 0 1 1 1 1
1 1 0 0 1 1
0 1 0 1 0 1
0 0 1 1 1* 1*
根据上述真值表，故有钟控RS触发器的特性方程为：
Q
n 1
S RQ
n
RS 0
钟控RS触发器虽然没有实际的IC产品，但它是D触 发器、JK触发器的基础。
15
5.1.3 RS触发器的应用
30
（2）CP由1变为0，即下降沿到来 时，主触发器保持CP=1期间的最后 输出状态不变并作为从触发器的输 入；同时，从触发器开始工作：由 于主触发器的两个输出始终相反， 故从触发器的输出状态跟随主触发 器的最后输出状态（根据钟控RS触 发器的真值表得到）。故有：
Q Q RS 0
41
数电第5章
第五章 触 发 器
图 5 – 7 由与非门构成的基本RS触发器
第五章 触 发 器
1. 功能描述 (1) 当Rd=1, Sd=0时，不管触发器原来处于什么状态， 其次态一定为“1”，即Qn+1=1，故触发器处于置位状态。 (2) 当Rd=0, Sd=1时，Qn+1=0，触发器处于复位状态。 (3) 当Rd=Sd=1 时，触发器状态不变，处于维持状态， 即Qn+1=Qn。 (4) 当Rd=Sd=0 时，Qn+1=Q n+1=1，破坏了触发器的正常 工作，使触发器失效。而且当输入条件同时消失时，触发 器是“0”态还是“1”态是不定的，这种情况在触发器工作 时是不允许出现的。因此使用这种触发器时， 禁止 Rd=Sd=0出现。
发生的。这种电路中没有统一的时钟脉冲。任何输入信
号的变化都可能立刻引起异步时序电路状态的变依从关系来分，又可分为米里 (Mealy)型和莫尔(Moore)型两类。米里型电路的输出是输 入变量及现态的函数，即
F (t ) f [ x(t ),Qn (t )]
器和JK触发器。在基本RS触发器的基础上， 加两个与非
门即可构成钟控RS触发器， 如图 5－10 所示。
第五章 触 发 器
图 5 – 10 钟控RS触发器
第五章 触 发 器
1. 功能描述 当CP=0时，触发器不工作，此时C、D门输出均为 1， 基本RS触发器处于保持态。此时无论R、S如何变化，均 不会改变C、D门的输出，故对状态无影响。 当CP=1 时，触发器工作，其逻辑功能如下： R=0, S=１, Qn+1=1，触发器置“1”； R=1, S=0, Q n+1=0，触发器置“0”； R=S=0, Qn+1=Qn，触发器状态不变； R=S=1, 触发器失效，工作时不允许。
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
第五章 触发器
图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP
D
Q
n
Q n 1
0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持 线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定 在使用电平触发RS触发器的过程中，有时还需要CP信号到 来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位 输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入 为J=1，K=0，则P=0，P’=1 ，…状 态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章 触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法
第5章 触发器(5)
第五章 触发器
(二)维持－阻塞型 D触发器。 5.3.2
Q Q
e
f
c
d CP
a
D
b
图5.3.5
第五章 触发器
Q
Q e f
不变
*工作原理(略）：
CP=0时： Q保持不变
1 c
1
d D
D
a b
0 CP
1
D
1
第五章 触发器
D Q e D c f
D Q
*工作原理：
CP由0变成1时： Q=D （CP由0变成 1瞬间的）
第五章 触发器
总结：
1.按结构 基本锁存器 电路简单；无控制端
触发器
随时钟动作，抗干扰能力强；
第五章 触发器
2.按逻辑功能分
RS触发器
JK触发器 D触发器
Q
n 1
S RQ
n
n
RS 0
n
Q
n 1
J Q KQ
Q
Q
n 1
D
T Q TQ
n n
T触发器
n 1
第五章 触发器
D
d D
CP
D
a b
D
第五章 触发器
Q
Q e f 0 1 c
*工作原理：
CP=1时： 由上页分析，c,d 为互补输出
D无法输出到Q。 Q保持不变
维持－阻塞型 D触发器。 置0维持 置1阻塞线
aa
D=0 D=1
置 0 阻 塞 线
d
1 CP
b
D
置1维持线
第五章 触发器
D触发器
(1)特性方程 Qn+1=D (2)触发方式：边沿触发（在CP脉冲的上升沿到来前一 瞬间接收信号，在CP上升沿到来时产生状态转换。 ）
第5章-触发器
JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受 到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态 转变
0
置1 清0 翻转 翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明 保持 置1
1 1 0 0 清0
&
&
1 1 1 不定 防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点 由两个触发器构成（主触发器和从触发器） 触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原 状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被 封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1
第5章 触发器
RD
SD
D
CP
4、特性方程 、
Qn+1=D
17
5.3.3 同步JK触发器 同步JK JK触发器
2、逻辑符号 1、电路结构
Q Q
Q & RD & CP J
Q & SD &
J 0 0 1 1 J CP K
3、功能表
K 0 1 0 1 Qn+1 Qn 0 1 Qn 说明 保持 置0 置1 翻转
K
4、特性方程 Qn+1=JQn+KQn Qn
CP J K
Q
Q
5.5 边沿触发器
• 特点：次态仅取决于CP上升沿或者下降沿 特点：次态仅取决于 上升沿或者下降沿 到达前瞬间的输入状态。 到达前瞬间的输入状态。 • 优点：可靠性高，抗干扰能力强，无空翻 优点：可靠性高，抗干扰能力强， 维持阻塞触发器（上升沿触发） 维持阻塞触发器（上升沿触发） • 分类 负边沿触发器（下降沿触发） 负边沿触发器（下降沿触发）
主从JK JK触发器 5.4.2 主从JK触发器
1、结构：将主从RS触发器的 、S端分别与 、Q端相 、结构：将主从 触发器的 触发器的R、 端分别与 端分别与Q、 端相 再分别从G7、 引出 引出J、 输入端 输入端。 连，再分别从 、G8引出 、K输入端。 2、特性方程：Qn+1=JQn+KQn（与JK触发器相同） 、特性方程： 触发器相同） 触发器相同
R-S触发器真值表（特性表） 触发器真值表（特性表） 触发器真值表 RD Q 0 & 1 RD 1 0 Q 1 & 0 SD 0 1 1 0 SD 1 0 1 0 Q 0 1 Q 1(复位 复位) 复位 0(置位 置位)
第05章触发器习题解N
图A5.7
[题5.8] 在脉冲触发 触发器电路中，若S、R、CLK端的电 题 在脉冲触发SR触发器电路中 触发器电路中， 、 、 端的电 压波形如图P5.8所示，试画出 、Q'端对应的电压波形。假 所示， 端对应的电压波形。 压波形如图 所示 试画出Q、 端对应的电压波形 定触发器的初始状态为Q=0。 定触发器的初始状态为 。
触发器逻辑功能的定义和脉冲触发方式的动作特点(主从结 解：根据SR触发器逻辑功能的定义和脉冲触发方式的动作特点 主从结 根据 触发器逻辑功能的定义和脉冲触发方式的动作特点 构触发器属于脉冲触发方式)，即可画出如图A5.7所示的输出电压波形图。 所示的输出电压波形图。 构触发器属于脉冲触发方式 ，即可画出如图 所示的输出电压波形图
解：根据D触发器逻辑功能的定义及维持阻塞结构所具有的边沿触发方 根据 触发器逻辑功能的定义及维持阻塞结构所具有的边沿触发方 即可画出Q和 的电压波形如图 的电压波形如图A5.14。 式，即可画出 和Q'的电压波形如图 。
图A5.14
[题5.15] 已知 题 已知CMOS边沿触发方式 触发器各输入端的电压 边沿触发方式JK触发器各输入端的电压 边沿触发方式 波形如图P5.15所示，试画出 、Q'端对应的电压波形。 所示， 端对应的电压波形。 波形如图 所示 试画出Q、 端对应的电压波形
触发器逻辑功能的定义及边沿触发方式的动作特点， 解：根据D触发器逻辑功能的定义及边沿触发方式的动作特点，即可画 根据 触发器逻辑功能的定义及边沿触发方式的动作特点 出Q、Q'端的电压波形如图A5.13。 、 端的电压波形如
图A5.13
[题5.14] 已知维持阻塞结构 触发器各输人端的电压波形如 题 已知维持阻塞结构D触发器各输人端的电压波形如 所示， 端对应的电压波形。 图P5.14所示，试画出 、Q'端对应的电压波形。 所示 试画出Q、 端对应的电压波形
数字电子技术基础第五章触发器
S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10
数字电子技术第五章 触发器
0
1
10 0 0
10 1 0
11 0 0
11 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
SD ' RD ' Q Q *
0 0 0 1① 0 0 1 1① 10 00 10 10 01 01 01 11 11 00 11 11
不允许
置0 置1 保持
激励信号输入端低电平有效。
反相器
0
门电路不具备记忆功能
用G2门将VO1反相，并接G1的 另一个输入端；则VI1信号消 失，VO1的低电平和VO2的高
电平也能保持。
SR锁存器
SR锁存器 原理图
符号
SR锁存器：是各种触发器的基本组成部分，有两个
能自行保持的稳定状态。
SD、RD为激励输入端，定义输出端的Q=1、Q’=0 为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。
1 0 01 1 1 1 00 1
Q*=1 置1 1 1 01 1
1 0 10 0 Q*=0 置0
1 0 11 0
1 1 1 0 1①
1
1 1 1 1①
不允许
约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1 时CLK回到0，触发器的次态将无法确定。
图形符号：C1表示编号为1的一个CLK控制信号。1S和 1R表示受C1控制的两个输入信号，只有在C1为有效电平
时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高
电平有效，有小圆圈则低电平有效。
SD’ 异步置1输入端和RD’ 异步置0输入端，可立即将触
发器置1或置0，不受时钟信号的控制。异步置位复位输入 端低电平有效，正常工作时应使其无效(处于高电平)。
5 第五章触发器Flip-Flop解读
1
1 1
0
1 1
1
0 1
0 1
1 1
0 X
0 X
Q
n 1
S RQ
考虑到要避免不定状态发生，（即R、S不能同时为1）故加上一个 约束条件：SR=0。所以，基本RS触发器的逻辑函数表达式（特征 方程）为：
Q S RQ SR 0
n 1
与基本RS触发器完全相同
下面，我们分析一下同步RS触发器的波形。P277
若SR=11，则G3和G4均输出0，触发器不定。
因此，可得出同步RS触发器的功能表：P276
S
S R Qn+1
R 0
0 1
Q 0
1 0
Qn+1 0
1 0 0 1 1 X X 置1 不定 清0 保持
0
0 0
0
0 1 1
0
1 0 1
保持
清0 置1 不定
0
1
1
0
1
0
R、S均为高电平有效，分 别称为：复位端和置位端 进一步得出真值表 再由真值表填卡诺图
n 1
两式若要相等，则必有：
D T Q TQ T Q
作图得：
⑥用D触发器实现T’触发器功能。
分析：D触发器是现有触发器，而T’触发器为待求。
先作出T触发器，再令T为1即得T’触发器。 解：利用上题结论得：
⑦用T触发器实现JK触发器功能。
分析：T触发器是现有触发器，而JK触发器为待求。
常用触发器
1、基本RS触发器
①电路组成和逻辑符号 基本RS触发器有两种：由与非门构成的和由或非门构成的。 我们以前者为例：
输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。
数电课件第五章锁存器和触发器
器和主从触发器等。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
5-第五章触发器Flip-Flop解析
称为：不定状态。
此情形应尽量避免。
因此我们得到了基本RS触发器的功能表如下：
S
R
Q
0
0 不定
0
1 置1
1
0 清0
1
1 保持
S 和 R 均为低电平有效，故： S 称为：置1输入端或置位输入端 R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
将输入值代入特征方程得：
Qn1 TQ T Q 0 Q 0 Q Q
Qn1 TQ T Q 1 Q 1 Q Q
真值表 TQ 00 01 10 11
Qn+1
0 保持 1
1 翻转 0
状态图
6、T’触发器 将T触发器的T端接高电平即为T’触发器。 T’触发器的特征方程为：
Qn1 TQ T Q 1 Q 1 Q Q
1
1Q Q
B）当S=0，R=1时（即S 1, R 0）
1 1
11 1 0 可以保证门1的输出值为0。
Q
0
可以保证门2的输出值为1
0Q 0 1
此时，触发器的Q端始终输出低电平0，称为：触发器复位或触发器
清0。
C）当S=1，R=0时（即S 0, R 1）
0Q 0 1
0
可以保证门1的输出值为1。
1 翻转 反过来使用，即： 当触发器状态保持时，T＝0 当触发器状态翻转时，T＝1
1101 1
填卡诺图，化简得：
1110 1
0 01 0 1 01 1
作图得：
Qn1 J Q KQ
⑧用T触发器实现D触发器功能。 分析：T触发器是现有触发器，而D触发器为待求。 所以应求出用D来表示T的表达式。 解：比较两种触发器的特征方程得：
5 第五章触发器Flip-Flop解析
若SR=11，则G3和G4均输出0，触发器不定。
因此，可得出同步RS触发器的功能表：P276
S
S R Qn+1
R 0
0 1
Q 0
1 0
Qn+1 0
1 0 0 1 1 X X 置1 不定 清0 保持
0
0 0
0
0 1 1
0
1 0 1
保持
清0 置1 不定
0
1
1
0
1
0
R、S均为高电平有效，分 别称为：复位端和置位端 进一步得出真值表 再由真值表填卡诺图
R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
n 1 或Qn+1表示），可推导出基本RS触发器的真值表如下：
S
R
Q
0
Q
0
0
X X 1 1 0 0 0 1
不定
0
0 0 1 1 1 1
0
n 1
由真值表还可以推导出触发器的状态变化情况，以图形表示时，称
为状态转换图，简称状态图。
图例
用圆圈表示触发器的状态，用箭头表示状态的变化方向，发生变化 的条件则按顺序标明在箭头旁边。
另外，若已知输入信号的波形，则可以作出触发器的波形图。如：
求在输入作用下的输出波形。
首先，将输入波形分段（作辅助线），再根据触发器的功能表作出
再看下面的电路：
当A＝0时，F＝0。 某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输
入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。
第五章触发器L
及现态 xn (t )
的共同作用下，组合 Qln (t )
电路将产生输出函数
及控制函数 Fr (t )
。而控制函数 Wm (t )
用来建立记忆元件的新的状态输出函数，用
n Q1n1(t ),Q2 1(t ), , Qln1(t ) 表示，称为次态。这样时序电
路可由下面两组表达式描述：
n Fi (t ) f i [ x1 (t ), x2 (t ), , xr (t );Q1n (t ),Q2 (t ), Qln (t )]
i 1,2, , r
n Q n 1 (t ) q j [ x1 (t ), x2 (t ), , xl (t );Q1n (t ),Q2 (t ), Qln (t )] j
j 1,2, , l
5.1
触发器的电路结构与工作原理
触发器按电路结构分为基本RS触发器 、同步RS触发器、 主从触发器、边沿触发器。 5.1.1 基本RS触发器（又称 R-S 锁存器） 1 电路结构及工作原理:
n
S'
G3 &
R'
& G4
Qn 输出状态不变 0 1
输出状态与S状态相同 输出状态与S状态相同
S CP R
S
CP R (a) 逻辑电路
S CP R (b) 逻辑符号
1 1 1
（1）当CP＝0时，R'=S'=1， 触发器保持原来状态不变。
（2）当CP＝1时，工作情况 与基本RS触发器相同。
R、S高电平有效。
3．用或非门组成的基本RS触发器
1）电路结构 是由两个或非门输入输出互相交叉耦合构成。由于这种触 发器的触发信号是高电平有效，因此在逻辑符号的输入端 处没有小圆圈。用或非门组成的基本RS触发器的 逻辑电 路和 逻辑符号如下图所示。
第5章 边沿触发器
CP G1 D TG1
1
Q' G2
1
CP Q' TG3
Q G3
1
Q G4
1
CP CP TG2 主触发器 CP 从触发器 CP
CP TG4
CP
3 ．具有直接置 端RD和直接置1端SD的CMOS边沿 触发器 具有直接置0端 和直接置 端 边沿D触发器 边沿
二、CMOS主从结构的边沿触发器 主从结构的边沿触发器
逻辑门和CMOS传输门组成主从 触发器。 传输门组成主从D触发器 1．电路结构:由CMOS逻辑门和 电路结构: 逻辑门和 传输门组成主从 触发器。
CP G1 D TG 1
1
Q' G2
1
CP Q' TG 3
Q G3
1
Q G4
1
CP CP TG 2 主触发器 CP 从触发器 CP
工作原理 Q 0 1 Q 1 置1维持线 0 初态Q=0 A & & B 当CP=0, D=C=1 状态不变 RD 1 1 SD 置0阻塞线 1 1 0 假定CP↑到来： [D]=1 E=0,F=1 C & & D 使D=0 Q由0→1 ↑0 D=0,保证F=1,维持D=0,维 ☆ D=0, 0 1 持Q=1, /Q=0。所以把D门输出 E & & F 连到F门反馈线叫置1维持线。 F 1 [D] ☆D门输出到C门输入反馈线叫置0阻塞线。保证C D=0 门不输出0脉冲。 ☆由于置0维持线和置1阻塞线的作用，使触发器被置1 后，在CP=1期间状态维持不变。假如输入[D]此时有变 化，（由1→0）对触发器状态无影响。 用同样分析方法，可以分析[D]=0时，触发器工作过程。
CP TG 4
1
Q' G2
1
CP Q' TG3
Q G3
1
Q G4
1
CP CP TG2 主触发器 CP 从触发器 CP
CP TG4
CP
3 ．具有直接置 端RD和直接置1端SD的CMOS边沿 触发器 具有直接置0端 和直接置 端 边沿D触发器 边沿
二、CMOS主从结构的边沿触发器 主从结构的边沿触发器
逻辑门和CMOS传输门组成主从 触发器。 传输门组成主从D触发器 1．电路结构:由CMOS逻辑门和 电路结构: 逻辑门和 传输门组成主从 触发器。
CP G1 D TG 1
1
Q' G2
1
CP Q' TG 3
Q G3
1
Q G4
1
CP CP TG 2 主触发器 CP 从触发器 CP
工作原理 Q 0 1 Q 1 置1维持线 0 初态Q=0 A & & B 当CP=0, D=C=1 状态不变 RD 1 1 SD 置0阻塞线 1 1 0 假定CP↑到来： [D]=1 E=0,F=1 C & & D 使D=0 Q由0→1 ↑0 D=0,保证F=1,维持D=0,维 ☆ D=0, 0 1 持Q=1, /Q=0。所以把D门输出 E & & F 连到F门反馈线叫置1维持线。 F 1 [D] ☆D门输出到C门输入反馈线叫置0阻塞线。保证C D=0 门不输出0脉冲。 ☆由于置0维持线和置1阻塞线的作用，使触发器被置1 后，在CP=1期间状态维持不变。假如输入[D]此时有变 化，（由1→0）对触发器状态无影响。 用同样分析方法，可以分析[D]=0时，触发器工作过程。
CP TG 4
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RD SD 1 RD SD 0
4、 基本SR锁存器的应用
（1）用基本SR锁存器和与非门构成二进制数码寄存器
D3
&
R S
Q3
①清零过程：
LD 0； CR 0
Q3Q2Q1Q0 0000
D2
&
R S
Q2
撤去清零信号， 输出保持不变。
R
D1
&
S
R
D0
&
S
LD
CR
Q1 ②置数过程：
LD 1；CR 1
特性表：
初态
次态
RD SD
Qn
Qn+1 初态：锁存器接收信号之前
01 0 0
的状态，用Qn表示；
01 1 0
次态：锁存器接收信号之后
10 0 1
的状态，用Qn＋1表示；
10 11 11 00
11 00 11 0 1
SD
&
Q
00
1 1
&
RD
Q
电路结构
（2）逻辑功能分析与特性表
仿真分析
特性表：表征电路次态与输入信号及初态之间逻辑关系的真值表。
5V
图4 消抖开关
【例】基本SR锁存器的输入波形如图所示，画出Q和Q的波形。
SD RD Qn+1 注
1 1 Qn 保持
1 0 0 置0
0 1 1 置1
–RD
–SD
置0 置1 Q
禁止 不定 置0 保持
0 0 1 禁止
–
Q
t1 t2 t3 t4 t5
【例】基本SR锁存器的输入波形如图所示，画出Q和Q的波形。 假设触发器的初态为1。
引言： 组合逻辑电路的特点：
任意时刻电路的输出仅仅取决于该时刻 的输入，而与电路原来的状态无关。
一般由门电路组成，输出到输入间无反馈通道，不 包含记忆元件（存储元件），没有记忆存储的功能。。
数字系统中还需要具有记忆功能的时序逻辑电路， 构成时序逻辑电路的基本存储单元是锁存器和触发器。
§5.1 双稳态存储单元电路 §5.2 锁存器 §5.3 触发器的电路结构和工作原理 §5.4 触发器的逻辑功能 §5.5 触发器之间的转换
的一种状态，并长期保持不变，
因此具有记忆或存储一位二进制数据的功能。
§5.2 锁存器
一、锁存器和触发器 （构成时序电路的基本存储单元） 1、锁存器和触发器的共同特点：
①具有0和1两个能自行保持的稳定状态，用来表示其存储 的内容。
②能够接收、保存和输出信号。 2、锁存器和触发器具有不同的动作特点：
锁存器不需要触发信号触发，由输入信号完成置0、置1； 触发器需要触发信号，在触发信号作用下改变状态。
00 0 0
00 1 1
01 0 0
01 1 0 10 0 1
10 1 1 1 1 0 0
1 1 1 0
功能表：
SD RD Qn+1
0 0 Qn
01 0 10 1
1 1 0
注
保持
置0
置1 禁止
结论：（1）锁存器具有置0 、置1、保持三种功能。
（2）输入信号有约束条件： RD SD 0
3、 基本SR锁存器的特点
2、由或非门构成的基本SR锁存器 （1）电路结构和逻辑符号
电路结构：由两个或非门构成。
逻辑符号：
SD －－复位端（置零端）
RD －－置数端（置1端）
两个互补 的输出端 Q、Q 。
高电平 有效
SD S
Q
RD R
Q
逻辑符号
RD
≥1
Q
≥1
SD
Q
电路结构
（2）逻辑功能分析与特性表
特性表：
SD RD
Qn
Qn+1
SD S
Q
（1）结构简单，是触发器的基础结构。
RD R
Q
（2）具有置0、置1和保持三种功能。
（3）动作特点：——电平直接控制 在输入信号存在期间，
SD S
Q
RD R
Q
它们的电平直接控制锁存器的输出状态。
因此基本SR锁存器也叫直接置位、复位锁存器。
基本SR锁存器的抗干扰能力极差。
（4）输入信号R、S间有约束
“ 0” 态 ：Q 0；Q＝1
“ 1” 态 ：Q 1；Q＝0
SD
电路结构： 由两个与非门构成，
输入输出交叉耦合，有反馈。
因此电路的输出不仅与当时输入有
关，而且还与其历史状态有关。
RD
低电平 有效
S
Q
R
Q
逻辑符号
&
Q
&
Q
电路结构
（2）逻辑功能分析与特性表
仿真分析
特性表：表征电路次态与输入信号及初态之间逻辑关系的真值表。
特性表：
功能表：
RD SD
Qn
Qn+1
01 0 0
01 1 0
10 0 1
10 11 11 00
11 00 11 0 1
00
1 1
RD SD Qn+1 注 0 1 0 置0
1 0 1 置1
1 1 Qn 保持
0 0 1 禁止
结论：（1）锁存器具有 置0、置1 、保持三种功能。
（2）输入信号有约束条件： RD S D 1
Q0
S3 S2 S1 S0 D3 D2 D1 D0 Q3Q2Q1Q0 D3 D2 D1 D0
撤去置数信号，与非门 封锁，输出保持不变。
四位数码寄存器
③置数必须在清零之后进行。
4、 基本SR锁存器的应用
（2）用基本SR锁存器消除机械开关振动引起的脉冲
5V
1kΩ SD & Q
SA
B
&
Q
RD 1kΩ
二、基本SR锁存器 1、由与非门构成的基本SR锁存器 2、由或非门构成的基本SR锁存器 3、基本SR锁存器的特点
1、 由与非门构成的基本SR锁存器
(1)逻辑符号和电路结构
逻辑符号：SD －－置数端（置1端）
SD
RD －－复位端（清0端）
RD
两个互补 的输出端 Q、Q 。
通常用Q端的输出状态表示锁存器的状态：
§5.1 双稳态存储单元电路
一、双稳态的概念
介稳态
稳态0
稳态1
具有两个稳定的状态，并能自行保持。 施加外激励时，可由一个稳态经介稳态过渡到另一个稳态。
二、双稳态存储单元电路 电路有两个稳态。
01
G1
1
10 Q
定义Q=0为电路的0状态；
Q=1为电路的1状态；
10 1
Q
电路接通电源后可随机进入其中
G2 01
10 1 1 0
1 1 1 0 1*
23、、功动能作表特点
1 1 1 1 1*
（（11））C只L有K当=0C，L门KG为3有、效G电4被平封时锁，，才触根发据器S保、持R信原号态改。变状态。 （S（R22锁））存C存L器在K的空=1输翻，入现门端象G，3，、这其G时抗4打工干开作扰，情能输况力入与较信S差R号锁。S存、器R经相G同3。、G4加到基本 （3）输入信号有约束，要求SR=0。
SD RD Q 注
0 0 Q 保持
SD
0 1 0 置0 RD
1 0 1 置1 Q
1 1 0 禁止
Q–
§5.3 电平触发的触发器
一、电平触发SRFF 1、电路结构和逻辑符号
CLK S R Q Q* 0X X 0 0 0X X 1 1
10 0 0 0
10 0 1 1
11 0 0 1
11 0 1 1
10 1 0 0