数字电子钟逻辑电路设计
数字电子时钟逻辑电路设计
使能端，来控制门电路的通断。因此利用三态门可心方便地将输出端连接到总线。
如果你的多个设备端口要挂在一个总线上,必须通过三态缓冲器。因为在一个 总线上同时只能有一个端口作输出,这时其他端口必须在高阻态,同时可以输入这 个输出端口的数据.所以你还需要有总线控制管理,访问到哪个端口,那个端口的 三态缓冲器才可以转入输出状态.这是典型的三态门应用,如果在线上没有两个以 上的输出设备,当然用不到三态门,而线或逻辑又另当别论了
冲信号时间间隔为0.5s
3设计步骤及方法
3.1分和秒部分的设计：
分和秒部分的设计是采用GAL16V8芯片来设计的60进制计数器，具体设计如
图1示：
图1分和秒部分设计图
秒部分的设计是秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完
成从00-59的六十进制计数器。当计数到59时清零并重新开始计数。
1设计任务及其工作原理
1.1设计术要求:
(1)秒、分为00〜59六十进制计数器
⑵时为00〜23二十四进制计数器
（3）可手动校正：能分别进行秒、分、时 的校正。只要将开关置于手动位置，可分 别对秒、分、时 进行手动脉冲输入调整或连续脉冲输入校正。并且可以手动按下 脉冲进行清零。
加了许多课本以外的知识。更加了解了时序逻辑电路的设计步骤及方法，对时序逻 辑电路的触发方式的理解更加深刻即同步连接方式和异步连接方式的了解。掌握了abel-hdl语言以及ispEXPERT的使用以及对GAL系列芯片的设计方法有进一步的了 解，和4040、M74LS125AP三态门芯片引脚结构和功能的理解及运用。其次就是考 虑问题要周全，即使是一开始认为对的东西，也要用怀疑的心态来看待它，这样才 能发现问题，从而解决问题。
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计数字电子钟是一种通过电子元器件来显示时间的设备。
它采用数字显示方式，能够精确地显示时、分、秒，并具备时间设置、闹钟功能等。
本文将为您介绍一种数字电子钟的逻辑电路设计。
一、设计目标本设计旨在实现一个简单且稳定的数字电子钟，具有以下功能：1. 显示当前的时、分、秒；2. 具备设置时间的功能；3. 具有闹钟功能，能在设定的时间触发闹钟；4. 使用稳定的时钟信号，确保显示的准确性。
二、设计思路1. 时钟信号时钟信号是数字电子钟的核心，它提供了每一秒的时间基准。
我们可以使用晶体振荡器作为时钟信号源，晶体振荡器能提供稳定的频率信号，确保显示的准确性。
2. 计时功能数字电子钟需要精确地计时，因此需要设计一个计时模块。
我们可以使用可编程计数器作为计时模块，根据时钟信号的频率，在每个计时周期内加1，从而实现精确的计时功能。
3. 数码管显示为了显示时、分、秒等信息，我们需要使用数码管。
数码管由多个数码管单元组成，每个数码管单元可以显示一个数字(0-9)。
通过控制每个数码管单元的输入信号，我们可以实现相应的数字显示。
4. 设置功能为了实现设置时间的功能，我们可以使用开关和触发器。
当用户按下设置按钮时，触发器会将时、分、秒数据锁存，并将数据传输到计时模块中。
用户可以通过增加或减少按键来调整时间，同时按下确认按钮后，触发器会将锁存的时间数据传输到计时模块中，实现时间的设置。
5. 闹钟功能为了实现闹钟功能，我们可以设置一个闹钟触发器模块。
用户可以按下闹钟设置按钮，将所需闹钟时间输入到触发器中，并按下确认按钮进行确认。
当达到设定的闹钟时间时，触发器会输出一个高电平信号，触发闹钟。
三、电路设计1. 时钟信号部分时钟信号部分使用晶体振荡器作为时钟源，通过稳压电源提供适当的电压，并通过数字时钟芯片将信号引入。
2. 计时功能部分计时功能部分由可编程计数器组成，计数器的时钟输入与时钟信号相连接，使其能够按照时钟信号的频率进行计数。
数字逻辑电路课程设计__数字钟1
数字逻辑课程设计姓名:学号:班级：计102指导老师:2012-05-20数字钟简要说明数字钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。
计时有24h和12h两种。
当接通电源或数字钟走时出现误差，都需要对数字钟作手动时分秒时间校正。
一。
任务与要求设计任务：设计一个具有整点报时功能的数字钟要求：1、设计一个有“时”、“分”、“秒”（11小时59分59秒）显示且有校时功能的数字钟。
2、有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间。
3、计时过程具有整点报时功能，当时间到达整点前10秒进行报时。
4、用中小规模集成电路组成数字钟，并在实验箱上进行组装、调试。
5、画出框图和逻辑电路图。
功能：1、计时功能：要求准确计时，以数字形式显示时、分、秒的时间。
小时的计时要求为“12翻1”。
2、校时功能：当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。
校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。
为使电路简单，这里只进行分和小时的校时。
对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。
校时方式有“快校时”和“慢校时”两种。
“快校时”是通过开关控制，使计数器对1Hz 的校时脉冲计数 。
“慢校时”是用手动产生单脉冲作校时脉冲。
3、仿广播电台整点报时：每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。
二、设计方案 电路组成框图：图1 数字钟电路组成框图数字钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。
其主要功能为计时、校时和报时。
利用60进制和12进制递增计数器子电路构成数字钟系统，由2个60进制同步递增计数器完成秒、分计数，由12进制同步递增计数器完成小时计数。
秒、分、时之间采用同步级联的方式。
开关S1和S2分别是控制分和时的校时。
数字逻辑电路课设—简易数字钟设计
数字逻辑电路课程设计报告多功能数组钟设计一、设计要求：通过Maxplus II使用VHDL语言编写设计一款多功能数字钟，具体功能如下：1、时钟时，分，秒分别显示且能正确计数。
2、整点报时，时钟在将要到达整点的最后十秒，给予蜂鸣提示。
3、校时，可以通过相应开关按钮对时钟的时分秒进行调整。
4、闹钟，用户可以预设闹铃时刻，当时间到达该时刻时，发出蜂鸣提示。
二、总体设计：1、设计框图：2、外部输入输出要求：外部输入要求：输入信号有1024Hz时钟信号、低电平有效的秒清零信号CLR、低电平有效的调分信号SETmin、低电平有效的调时信号SEThour；外部输出要求：整点报时信号SOUND（59分51／3／5／7秒时未500Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号h1（a，b，c，d，e，f，g）、时个位显示信号h0（a ，b，c，d，e，f，g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0；数码管显示位选信号SEL0／1／2等三个信号。
3、各模块功能：1）FREQ分频模块：整点报时用的1024Hz与512Hz的脉冲信号，这里的输入信号是1024Hz信号，所以只要一个二分频即可；时间基准采用1Hz输入信号直接提供（当然也可以分频取得，这里先用的是分频取得的信号，后考虑到精度问题而采用硬件频率信号。
2）秒计数模块SECOND：60进制，带有进位和清零功能的，输入为1Hz脉冲和低电平有效的清零信号CLR，输出秒个位、时位及进位信号CO。
3）分计数模块MINUTE60进制，带有进位和置数功能的，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位及进位信号CO。
4）时计数模块HOUR：24进制，输入为1Hz脉冲和高电平有效的使能信号EN，输出分个位、时位。
5）扫描模块SELTIME：输入为秒（含个／十位）、分、时、扫描时钟CLK1K，输出为D和显示控制信号SEL。
6）整点报时功能模块ALERT：输入为分／秒信号，输出为高频声控Q1K和Q500。
如何设计一个简单的电子时钟电路
如何设计一个简单的电子时钟电路设计一个简单的电子时钟电路是一项有趣且实用的任务。
电子时钟的设计需要合理的电路布局和正确的连接线路，以确保时钟的准确性和可靠性。
下面将介绍如何设计一个简单的电子时钟电路。
1. 器件和材料在设计电子时钟电路之前，我们需要准备一些基本的器件和材料，包括：- 一个微控制器芯片（MCU），如ATmega328P- 一个时钟晶振，通常为16MHz- 一个液晶显示屏（LCD）- 若干个按键开关- 电位器（可调电阻）- 电容和电阻等辅助元件- 面包板、连接线和电源等2. 电路连接首先，将MCU和其他器件通过连接线连接起来。
按照电路原理图的指示，将MCU引脚与其他器件的引脚相连。
确保连接的准确性和稳定性，以免出现电路故障。
3. 电源供应为电子时钟提供稳定的电源是至关重要的。
可以使用电池或稳定的直流电源作为时钟的电源。
确保电源的电压和电流满足器件的工作要求，并通过稳压电路或电池管理芯片来保持电压的稳定。
4. 时钟晶振时钟晶振是电子时钟的核心元件，它提供了精确的时钟信号。
根据晶振的规格，将其连接到MCU的时钟引脚上，并注意晶振的正确方向和极性。
5. 液晶显示屏液晶显示屏用于显示时间信息。
根据LCD的规格和引脚定义，将其与MCU的数据和控制引脚相连接。
对于字符型LCD，可以使用专门的LCD库函数来控制显示内容和显示模式。
6. 按键开关按键开关用于设置和控制电子时钟的功能。
将按键开关连接到MCU的输入引脚上，并通过编程实现按键的读取和响应功能。
可以使用外部中断或轮询方式来检测按键的状态变化。
7. 程序编写使用相应的开发软件和语言编写电子时钟的程序。
根据MCU的型号和规格，选择合适的编程语言（如C或C++），并使用相应的开发工具进行编程。
编写程序以实现时间的读取、显示和控制功能，以及按键的响应和时间的更新等。
8. 调试和测试完成程序编写后，将代码下载到MCU上，并进行调试和测试。
通过外部显示屏、示波器等设备，检查时钟的运行状态和准确性。
数字电子钟逻辑电路设计
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告设计题目数字电子钟逻辑电路设计指导教师戚桂美职称讲师姓名勿日勒学号*********日期2008-10-24数字电子钟逻辑电路设计计算机与信息工程学院2006级2班勿日勒200018524指导教师戚桂美讲师摘要本次数字时钟电路设计使用了三片74LS161二进制计数器,三片74LS160十进制计数器和一片74LSOO二输入四与非门采用异步连接设计构成数字电子钟。
分、秒均使用60进制循环计数，时使用24进制循环计数。
关键词电子时钟；清零；循环计时1设计任务及主要技术指标和要求1.1 设计任务：用中小规模集成电路设计一台能显示时，分，秒的数字电子钟。
1.2 主要技术指标和要求：1.2.1 由555定时器产生1Hz的标准秒信号。
1.2.2 秒、分为00~59进制计数器1.2.3 时为00~23二十四进制计数器。
2引言数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛的应用。
如，日常生活中的电子手表，车站、码头、机场等公共场所的大型数显电子钟。
3工作原理数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。
秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。
秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。
3.1 4位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：3.2 二输入四与非门74LS00引脚结构图，如图2：3.3 74LS161功能如表1所示：3.4 非门真值表如表2所示：输入输出P T CP C D1D2D3Q0Q1Q2Q3 L ××××××××L L L LH L ××↑D0D1D2D3D0D1D2D3H H H H ↑××××计数H H L ××××××保持H H ×L ×××××保持表1 74LS161功能表A B Y0 0 10 1 11 0 11 1 0表2 与非门真值表4电路组成部分4.1 计数部分：利用74LS161芯片，74LS160芯片和74LS00芯片组成的计数器，它们采用异步连接，利用外接标准1Hz脉冲信号进行计数。
数字电子钟逻辑电路设计
译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。74LS48是输出低电平有效的七段字形译码器，它在这里与数码管配合使用，表2列出了74LS48的真值表，表示出了它与数码管之间的关系。
6.74LS48的功能介绍
表274LS48显示译码器真值表
原理是当由晶振产生32768HZ的脉冲经过CD4060的14次分频后，输出一2HZ的脉冲，在经过一个由D触发器构的T’触发器后输出所需的1HZ秒脉冲。
2
关于0—59的六十进制、0-23的二十四进制及1-7的七进制可用计数器来实现，我们用的是二进制计数器74LS161，由于我们对于此电路的实现非常熟悉，因此我就不在此多做赘述。
RC震荡电路产生的频率稳定度不够高。第一，转换电平受温度变化和电源波动的影响；第二，电路的工作方式易受干扰，从而使电路状态转换提前或滞后；第三，电路转换时，电容充、放电的过程已经比较缓慢，转换电平的微小变化或者干扰对震荡周期影响都比较大。因此，在震荡电路中加以晶体，其作用是对振荡电路中频率的稳定，使构成石英多谐振荡器。具体电路图如图电路图7所示，图10是它的等效图。
5
Q1
同相位输出
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计数字电子钟是一种应用广泛的数字化产品，它不仅方便准确地显示时间，还具备功能丰富、外观美观等优点。
本文将介绍数字电子钟的逻辑电路设计，包括时钟信号输入模块、计数模块、显示模块以及设置功能模块等方面。
一、时钟信号输入模块时钟信号输入模块是数字电子钟的核心模块之一，它负责提供准确的时钟信号供其他模块使用。
在设计时钟信号输入模块时，我们可以采用晶振作为时钟源，通过将晶振输出的脉冲信号进行适当的处理，得到精确的时钟信号。
具体而言，我们可以通过使用频率分频电路，将晶振输出的高频脉冲信号分频成我们需要的低频时钟信号。
这样能够降低电路的复杂度，提高系统的稳定性和可靠性。
二、计数模块计数模块是实现数字电子钟时间计数功能的核心模块。
在设计计数模块时，我们可以采用分秒计数和时分计数两种方式。
对于分秒计数，我们可以使用两个计数器分别表示分钟和秒钟，当秒钟计数到59时，分钟计数器加1，同时秒钟计数器清零，从而实现分秒的连续计数。
对于时分计数，我们可以使用两个计数器分别表示小时和分钟，同样采用类似的逻辑实现。
当分钟计数到59时，小时计数器加1，同时分钟计数器清零，从而实现时分的连续计数。
三、显示模块显示模块是数字电子钟的重要组成部分，它负责将计数模块得到的时间信息以合适的形式显示出来。
在设计显示模块时，我们可以采用数码管来显示时间信息。
数码管是一种方便实用的数字显示元件，它可根据控制信号显示0至9的数字。
我们可以通过将计数器输出的二进制信号转换为对应的数码管控制信号，从而实现时间的数字显示。
四、设置功能模块设置功能模块是数字电子钟的附加功能之一，它可以实现时间的设置和调整。
在设计设置功能模块时，我们可以引入按钮和开关等输入元件，通过对输入元件状态的检测和判断，实现时间的设置和调整。
具体而言，我们可以设计一个按钮矩阵用于选择要设置的时间单位（例如时、分、秒），再通过加减按钮来实现时间数值的单步增减操作。
数字电子钟的设计电路图pcb图
数字电子钟的设计与制作一、设计概述1.设计任务➢时钟脉冲电路设计➢60进制计数器设计➢24进制计数器设计➢“秒”，“分”，“小时”脉冲逻辑电路设计➢“秒”，“分”，“小时”显示电路设计➢“分”，“小时”校时电路➢整点报时电路2.功能特性➢设计的数字钟能直接显示“时”，“分”，“秒”，并以24小时为一计时周期。
➢当电路发生走时误差时，要求电路具有校时功能。
➢要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。
3.原理框图图 1 原理框图二、设计原理数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。
它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时功能。
因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、报时电路和振荡器组成。
干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。
秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。
将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发现胡一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用24进制计时器，可实现对一天24小时的累计。
译码显示电路将“时”、“分”、“秒”计数器的输出状态菁七段显示译码器译码，通过六位LED七段显示器显示出来。
整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。
校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。
三、设计步骤1.计数器电路根据计数周期分别组成两个60进制（秒、分）和一个24进制（时）的计数器。
把它们适当连接就可以构成秒、分、时的计数，实现计时功能。
CC4518的符号如图，一个芯片集成了两个完全相同的十进制计数器，其异步清零信号CR是高电平有效。
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内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告设计题目数字电子钟逻辑电路设计指导教师戚桂美职称讲师姓名勿日勒学号200618524日期2008-10-24数字电子钟逻辑电路设计计算机与信息工程学院 2006级2班勿日勒 200018524指导教师戚桂美讲师摘要本次数字时钟电路设计使用了三片74LS161二进制计数器,三片74LS160十进制计数器和一片74LSOO二输入四与非门采用异步连接设计构成数字电子钟。
分、秒均使用60进制循环计数，时使用24进制循环计数。
关键词电子时钟；清零；循环计时1设计任务及主要技术指标和要求1.1 设计任务：用中小规模集成电路设计一台能显示时，分，秒的数字电子钟。
1.2 主要技术指标和要求：1.2.1 由555定时器产生1Hz的标准秒信号。
1.2.2 秒、分为00~59进制计数器1.2.3 时为00~23二十四进制计数器。
2引言数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛的应用。
如，日常生活中的电子手表，车站、码头、机场等公共场所的大型数显电子钟。
3工作原理数字电子钟所采用的是十六进制计数器74LS161和十进制计数器74SL160，根据时分秒各个部分的的不同功能，设计成不同进制。
秒的个位，需要10进制计数器，十位需6进制计数器（计数到59时清零并进位）。
秒部分设计与分钟的设计完全相同；时部分的设计为当时钟计数到24时，使计数器的小时部分清零，从而实现整体循环计时的功能。
3.1 4位同步计数器74LS161引脚结构图，如图1（74SL160的引脚结构与74SL161完全相同）：3.2 二输入四与非门74LS00引脚结构图，如图2：3.3 74LS161功能如表1所示：3.4 非门真值表如表2所示：输入输出P T CP C D1D2D3Q0Q1Q2Q3 L ××××××××L L L LH L ××↑D0D1D2D3D0D1D2D3H H H H ↑××××计数H H L ××××××保持H H ×L ×××××保持表1 74LS161功能表A B Y0 0 10 1 11 0 11 1 04电路组成部分4.1 计数部分：利用74LS161芯片，74LS160芯片和74LS00芯片组成的计数器，它们采用异步连接，利用外接标准1Hz脉冲信号进行计数。
如何设计简单的数字时钟电路
如何设计简单的数字时钟电路数字时钟电路是一种常见的电子电路，用于显示时间并具备时间计时功能。
设计一个简单的数字时钟电路可以通过以下步骤实现。
第一步：确定数字时钟的显示方式常见的数字时钟电路可以采用七段数码管进行显示，每个数码管由七个LED灯组成，用于显示数字0-9。
可以根据需要选择合适的数码管来完成数字时钟的显示。
第二步：确定时钟的计时器数字时钟电路需要一个计时器来跟踪时间。
常见的计时器可以使用555定时器或者基于微控制器的计时器模块。
选择适合自己的计时器并连接到电路中。
第三步：连接七段数码管将选定的七段数码管连接到电路中。
每个数码管的七个LED灯分别对应数码管的a、b、c、d、e、f、g引脚，根据数码管的型号和引脚布局进行正确连接。
例如，将数码管的a引脚连接到计时器的输出引脚，b引脚连接到计时器的另一个引脚，以此类推。
第四步：设计时钟功能根据需要设计时钟功能，包括显示当前时间、设置闹钟、调节亮度等。
可以通过增加按钮开关、旋转编码器或者完成基于微控制器的编程来实现这些功能。
第五步：连接电源和调试将数字时钟电路与合适的电源连接，并进行必要的调试。
确保电路中的元件连接正确并正常工作。
如果有需要，可以使用示波器或多用途测试仪来辅助调试。
总结：通过以上步骤，我们可以设计一个简单的数字时钟电路。
根据需求选择合适的数码管和计时器，连接七段数码管，设计时钟功能并连接电源进行调试。
这样就可以得到一个能够准确显示时间并具备计时功能的数字时钟电路。
需要注意的是，以上步骤只是设计一个简单的数字时钟电路的基本流程，具体的实现可能因项目需求和硬件平台的差异而有所不同。
在实际应用中，还需要考虑电路的稳定性、精度和可靠性等因素，并根据实际情况进行细节调整和优化。
数字电路课程设计 数字钟逻辑电路设计
数字电路课程设计数字钟逻辑电路设计
数字钟逻辑电路设计可以参考如下步骤：
1. 确定所需功能：数字钟通常需要显示当前时间、设置闹钟、调整时间等功能。
根据需求确定需要实现的功能。
2. 设计时钟计时电路：时钟计时电路可以使用时钟发生器和计时器组合实现。
时钟发生器用于产生稳定的时钟信号，计时器用于记录时间。
可以选择使用74系列的计数器和分频器来实现。
3. 设计时钟显示电路：时钟显示电路可以使用数码管显示时钟的小时与分钟。
可以使用BCD码->数码管译码器芯片来实现。
4. 设计闹钟功能电路：闹钟功能可以使用定时器和蜂鸣器组合实现。
定时器用于设置闹钟时间，蜂鸣器用于发出闹钟提醒声音。
5. 设计按钮控制电路：按钮控制电路可以使用触发器和门电路组合实现。
触发器用于存储按钮状态，门电路用于控制不同功能的触发。
6. 连接各个模块：根据设计的电路模块连接各个模块，确保信号的正确传递和相互配合。
7. 进行测试和调试：对设计的数字钟逻辑电路进行测试和调试，确保各个功能都可以正常工作。
注意：数字钟逻辑电路设计需要具备一定的数字电路知识和电路设计经验。
在实际设计过程中可能还需要考虑一些细节问题，如时钟信号的精度、电源电压稳定性等。
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计
数字电子钟的逻辑电路设计包括以下步骤：
1. 时钟信号产生器设计：时钟信号产生器是整个数字电子钟的核心部分，它能够产生一个精确的方波信号，用于控制电子时钟的计时。
时钟信号产生器的设计可以使用基本的RC或LC
谐振电路，也可以使用晶体振荡器电路。
2. 计时器设计：数字电子钟需要计时器来记录时间。
计时器一般由两个计数器构成，分别用于计时小时和分钟。
计时器的设计可以使用74系列逻辑门或计数器芯片，例如CD4017。
3. 显示器设计：数字电子钟需要显示器来显示时间。
显示器可以采用数码管或液晶显示屏两种形式。
如果使用数码管，则需要使用BCD到七段数码管转换器芯片；如果使用液晶显示屏，则需要使用驱动芯片来控制液晶显示。
4. 声音效果设计：数字电子钟可以加入报时的声音效果。
声音效果可以使用蜂鸣器或喇叭来实现，需要使用驱动芯片来控制。
5. 电源和外围接口设计：数字电子钟需要电源供电，也需要与外围设备进行通信。
因此，电源和外围接口的设计也是数字电子钟的重要组成部分。
以上就是数字电子钟的逻辑电路设计的基本步骤，通过这些步骤可以实现一个稳定、精确的数字电子钟。
数字电子钟逻辑电路设计任务和要求
数字电子钟逻辑电路设计任务和要求数字电子钟是一种常见的电子产品，主要用于测量时间并显示时间的数字设备。
其逻辑电路设计任务和要求主要包括以下几个方面。
1.时钟电路的设计时钟电路是数字电子钟最基础的逻辑电路，它主要用于生成数字电子钟的精确时间信号。
时钟电路一般采用晶振振荡器来实现，需要根据不同的时钟精度要求选择不同的晶振振频。
同时，还需要考虑时钟电路的功耗、噪声、温度稳定性等因素，确保时钟电路提供的时间信号精确可靠。
2.数字显示电路的设计数字电子钟的主要功能是显示时间，因此数字显示电路的设计至关重要。
数字显示电路一般采用数码管作为显示装置，并通过逻辑门实现控制信号的生成，从而完成时钟的秒、分、时等时间信息的显示。
在设计数字显示电路时，需要考虑显示模式、显示颜色、显示亮度等因素，同时需要确保数字显示电路的功耗、稳定性和可靠性。
3.时钟芯片的设计时钟芯片是数字电子钟的核心模块，它集成了时钟电路、数字显示电路、控制逻辑等多个模块，是数字电子钟整体性能的关键因素。
时钟芯片需要具备高集成度、低功耗、高精度、高稳定性等特点，同时还需要和微控制器、电源管理模块等其他模块协同工作，确保数字电子钟整体性能的稳定和可靠。
4.电源管理电路的设计电源管理电路主要用于对数字电子钟的电源进行管理，保证数字电子钟正常工作。
电源管理电路一般包括电池电路、充电电路、供电稳压电路等，需要根据数字电子钟的工作特点和电源管理要求进行设计，确保数字电子钟的电源供应稳定可靠。
5.外部接口的设计数字电子钟还需要与其他外部设备进行通信和交互，因此需要设计合适的外部接口。
外部接口主要包括串行接口、并行接口、无线接口等，需要根据数字电子钟的具体应用场景和接口要求进行选择和设计。
综上所述，数字电子钟的逻辑电路设计任务和要求涉及多个方面，需要综合考虑时钟电路、数字显示电路、时钟芯片、电源管理电路和外部接口等多个模块，同时还需要确保数字电子钟的功耗、稳定性和可靠性等方面的性能。
数字电子钟逻辑电路设计
4．译码、显示电路
译码、显示很简单，采用共阴极LED数码管LC5011-11和 译码器74LS248，当然也可用共阳数码管和译码器。
5．整点报时电路
当计数到整点的前6秒钟，此时应该准备报时。当分计到59 分时，将分触发器QH置1，而等到秒计数到54秒时，将秒触发 器QL置1，然后通过QL与QH相与后再和1 s标准秒信号相与而去 控制低音喇叭鸣叫，直至59秒时，产生一个复位信号，使QL清 0，停止低音鸣叫，同时59秒信号的反相又和QH相与后去控制 高音喇叭鸣叫。当计到分、秒从59:59～00:00时，鸣叫结束，完 成整点报时。
1.3 设计方案提示
1．秒脉冲发生器
如图9-5所示为秒脉冲发生器的电路结构。
图9-5 秒脉冲发生器的电路结构
2．计数译码显示
以“日”计数译码显示为例，设计七进制计数器时，应根据译 码显示器的状态表进行（日用数字8代替），如表9-1所示。
Q4
Q3
Q2
Q1
1
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
1.4 主要元器件选择
数字电子钟的主要元器件如下。
（1）通用实验底板。 （2）直流稳压电源。 （3）集成电路：CD4060、74LS74、74LS161、74LS248及门电路。 （4）晶振：32 768 Hz。 （5）电容：100 μF/16 V、22 pF、3～22 pF之间。 （6）电阻：200 Ω、10 kΩ、22 MΩ。 （7）电位器：2.2 kΩ或4.7 kΩ。 （8）数显：共阴显示器LC5011-11。 （9）开关：单次按键。 （10）三极管：8050。
数字电子时钟电路图的设计原理
数字电子时钟电路图的设计原理
石英晶体振荡器和六级十分频器组成标准秒发生电路。
其中“非”门用作整形以进一步改善输出波形。
利用二-十计数器的第四级触发器Q3端输出脉冲频率是计数脉冲的1/10，构造一级十分频器。
如果石英晶体振荡器的震荡频率为1MHz，则经六级十分频后，输出脉冲的频率为1Hz，即周期为1s，即标准秒脉冲。
标准秒脉冲进入秒计数器进行六十分频后，得出分脉冲;分脉冲进入分计数器再经六十分频后得出时脉冲;时脉冲进入时计数器。
时、分、秒各计数器经译码显示出来。
最大显示值为23小时59分59秒，再输入一个脉冲后，显示复位成零。
比如，计数器可选74LS161芯片、译码器可选74LS248、显示器可选LC5011-11。
校“时”和校“分”的校准电路是相同的，今以校“分”为例。
“与非”门G1、G2、G3构成一个二选一电路。
正常计时时，通过基本RS触发器打开“与非”门G1而封闭G2门，这样秒计数器输出的脉冲可经G1、G3进入分计数器，而此时G2由于一个输入端为0，校准用的秒脉冲进不去。
在校准“分”时，按下开关S1，情况正好适反：G1被封门而G2打开，标准秒脉冲直接进入分计数器进行快速校“分”。
数字逻辑电路设计课程设计之数字电子钟
课程名称：数字电路逻辑设计课程设计设计项目：数字电子钟学生姓名：同组人：高爽一．设计目的1.掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；2.进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；3.提高电路布局﹑布线及检查和排除故障的能力；4.培养书写综合实验报告的能力。
二 . 设计要求1.设计一个具有时、分、秒显示的电子钟（23小时59分59秒）；2.应该具有手动校时校分的功能；3.应该具有整点报时功能：从59分51秒起(含59分51秒)，每隔2秒发出一次蜂鸣，连续5次；4.使用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试；5.画出框图和逻辑电路图，写出设计、实验总结报告。
三 . 设计原理1.数字电子钟基本原理数字电子钟的逻辑框图如下图所示。
它由555集成芯片构成的振荡电路、分频器、计数器、显示器和校时电路组成。
555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。
2.数字电子钟单元电路设计时钟脉冲已经由实验箱提供,实验箱提供的是秒脉冲；显示电路已经由实验箱提供。
(1)计数器电路A．秒个位计数器，分个位计数器，时个位计数器均是十进制计数器；B．秒十位计数器，分十位计数器均是六进制计数器；C．时十位计数器为二进制计数器因此，选择74LS90可以实现二-五-十进制异步计数器芯片实现上述计数功能。
时位计数器分位计数器秒位计数器(2)手动校时电路当数字钟走时出现误差时，需要校正时间。
校时电路实现对“时”“分”“秒”的校准。
在电路中设有正常计时和校对位置。
本实验实现“时”“分”的校对。
对校时的要求是：在小时校正时不影响分和秒的正常计数；在分钟校正时不影响秒和小时的正常计数。
手动校时电路图(3)整点报时电路整点报时功能：即从59分51秒起(含59分51秒)，每隔2秒发出一次蜂鸣，连续5次。
数字电子钟逻辑电路设计.
数字电子钟逻辑电路设计
课题分析
数字电子钟一般由六个部分组成，其中振荡器和分频器组成标准的秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。
秒信号送入计时器进行计数，把累计的结果以“时”、“分”、“秒”的十进制数字显示出来。
“时”显示由二十四进制计数器、译码器和显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器和显示器构成。
其原理图如下所示:根据设计任务，对照数字电子钟的框图，可分为以下几个模块进行设计：（1）1Hz标准脉冲发生器：1Hz标准脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量。
通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的标准秒脉冲。
（2）计数译码显示:秒、分、时分别为六十、六十、二十四进制，可以采用同步或异步中规模计数器完成。
（3）译码采用4/7译码器驱动共阳极数码管。
（4）校正电路由于走时不准确而造成显示的时间快或慢，就要对表进行校准。
这一功能利用手动单脉冲或连续脉冲对其进行校准。
4.整点报时电路当时计数器在计数到整点前11秒时，开始报时。
即分计数到59，秒计数到49时，输出一个延时高电平，打开低音与门，使报时按500Hz鸣叫5声；到秒位的计数器计数到58时，结束高电平脉冲。
而当计数到59时，则驱动高音与门，使报时按1000Hz的输出频率鸣叫一声。
......。
数字电子钟逻辑电路设计
内蒙古师范大学计算机与信息工程学院《数字逻辑》课程设计报告数字电子钟逻辑电路设计摘要数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所得大型数显示电子钟。
数字电子钟由以下几部分组成：石英晶体震荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器及二十四进制计时计数器，以及秒、分、时的译码显示部分等。
秒计数器的十位和分计数器的十位采用六进制，其他位采用十进制。
关键词74LS161 芯片；60 进制转换；24 进制转换；数码管。
正文:1设计任务及主要技术指标和要求任务及主要指标：用中、小规模集成电路设计一台能显示时、分的数字电子钟。
要求如下：1 由数字逻辑试验箱提供1Hz 的标准秒信号。
2分为00〜59六十进制计数器。
3时为00〜23二十四进制计数器。
2工作原理数字电子钟的秒脉冲发生器由电路箱提供，计数部分主要由4 个161 芯片和2个00芯片组成。
使用置数法连接电路实现进位。
设11〜14 引脚为Q0 〜Q3：（1）分的连接方法分的个位上逢十秒进一，先将161 的十六进制改为十进制，将分的个位上的C3和Q0用与非门连接后接到LD反和下一个芯片（分的十位）的CP上, 即Q3 Q2 Q i Q o=OOOO开始，变到Q3 Q2 Q i Q o=1001时，则分的个位向十位进一。
分的十位逢六进一。
分的十位上的Q2 和Q0 用与非门连接后接到LD 反和下一个芯片（时的个位）的CP上，从Q3QQ Q）=OOOO开始，到Q3 Q2 Q Q O=O1O1 时，则分的十位向分的个位进一。
（2）时的连接方法当时的个位的Q3 Q2 Q1 Q O=OOOO 开始，当Q3 Q2 Q1 Q O=O1OO 时，则时的个位向时的十位进一。
当时的十位的C3 Q2 Q i Q O=OOOOO开始，C3 Q2 Q iQ O=OO1O 时，时的个位的Q3 Q2 Q1 Q O=O1OO 时，为了完成满24 点的清零，要将时的个位上的Q2 与十位上的Q i 用与非门连接后的输出端接到个位和十位的CR反上，即完成了芯片间的部分组合。
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计Tq weqehrqeryqrqertqertqtre一、实验目的：1、掌握数字钟的设计方法；2、熟悉集成电路的使用方法。
二、设计任务和要求：1、设计一个有“时”，“分”，“秒”（23小时59分59秒）显示且有校时功能的电子钟；2、用中小规模集成电路组成电子钟；3、画出框图和逻辑电路图，写出设计报告；4、选做：①闹钟系统。
②整点报时。
③日历系统。
三、方案选择和论证：1．分秒功能的实现：用两片74290组成60进制递增计数器2.时功能的实现：用两片74290组成24进制递增计数器3．定点报时：当分秒同时出现为0时，灯亮。
4.日历系统：月跟日分别用2片74192实现，月份就接成12进制，日则接成31进制，星期由1片74192组成7进制，从星期一至星期天。
四、方案的设计：1、可调时钟模块：秒、分、时分别为60、60和24进制计数器。
用两片74LS290做一个二十四进制, 输入计数脉冲CP加在CLKA’端，把QA与与CPLB’从外部连接起来，电路将对CP按照8421BCD码进行异步加法计数。
通过反馈端，控制清零端清零，其中个位接成二进制形式，十位接成四进制形式。
其电路图如下：同理利用两片74290组成的六十进制计数器，如下图所示将两个六十进制的加法计数器和一个二十四进制的加法计数器进行级联：将秒的十位进位脉冲接到分的个位输入脉冲，将分的十位进位脉冲接到时的个位输入脉冲，这样就可以组成最基本的电路。
2.校时电路：例如说时的校准，开关1上端接1HZ脉冲，下端接分的进位。
当开关打到上端时电路进入校准功能，当开关打到下端时电路进入正常计时功能。
其电路如总电路图所示3.整点报时：分别用2个或非门接到分和秒的各输出个节点处，再用一个与非门与报时灯链接，当输出同时为零时，即整点时，报时灯就亮了，起到报时功能。
本实验使用LED发光（1s），其电路图如下：4.日历系统：月和日都用2片74192实现。
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数字电路课程设计报告设计课题：数字电子钟逻辑电路设计班级：电子科学与技术姓名：AAA同组：BBB学号：******XXX指导老师：CCC设计时间：2016年12月26日~28日学院：物理与信息工程学院摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。
这些都是以数字时钟作为时钟源的。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。
数字电子钟的电路组成方框图如图3.3.1所示。
图3.3.1数字电子钟框图由图3.3.1可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器及24 进制(或12 进制)计时计数器；以及秒、分、时的译码显示部分等。
目录一、前言： (1)1.设计目的： (1)2.指标要求： (1)3.设计说明与思路提示： (1)4.设计内容： (4)二、总体方案设计： (5)1.方案比较： (5)2. 方案论证: (5)3.方案选择: (6)三、单元模块设计： (6)1. 各单元模块功能介绍及电路设计：. 62. 电路参数的计算及元器件的选择：103.特殊器件的介绍：114.各单元模块的联接： (13)四、系统调试： (14)五、设计总结： (15)1. 设计的小结：. 152.设计收获体会：173. 对设计的进一步完善提出意见或建议： (17)参考文献： (18)附：.. 错误!未定义书签。
一、前言：1.设计目的：用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟。
2.指标要求：1．由晶振电路产生1Hz 标准秒信号。
2．秒、分为00—59六十进制计数器。
3．时为00—23二十四进制计数器。
4．周显示从1—日为七进制计数器。
5．可手动校正：能分别进行秒、分、时、日的校正。
只要将开关置于手动位置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。
6．整点报时。
整点报时电路要求在每个整点前鸣叫五次低音(500Hz)，整点时再鸣叫一次高音(1000Hz)。
3.设计说明与思路提示：根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。
1．秒脉冲发生器秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz 的秒脉冲。
如晶振为32768Hz，通过15 次二分频后可获得1Hz的脉冲输出，电路图如图3.3.2 所示。
2．计数译码显示秒、分、时、日分别为60、60、24 和7 进制状态表计数器。
秒、分均为六十进制，即显示00～59，它们的个位为十进制，十位为六进制。
时为二十四进计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4 时清零，就为二十四进制了。
图3.3.2 秒脉冲发生器周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如表3.3.1 所示。
表3.3.1 状态表按表3.3.1状态表不难设计出“日”计数器的电路(日用数字8 代)。
所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。
3．校正电路在刚刚开机接通电源时，由于日、秒、分、时为任意值，所以，需进行调整。
置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。
4．整点报时电路当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。
即当分为59时，则秒在计数计到54时，输出一延时高电平，直至秒计数器计到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz 频率鸣叫5声，而秒计到59时，则去驱动高音lKHz 频率输出而鸣叫1声。
4.设计内容：（1）进行方案论证；（2）设计电路；（3）焊接，组装、调试硬件，测试结果；（5）撰写实验报告，要求有电路图、原理说明、电路所需元件清单、电路参数计算、元件选择、测试结果分析等。
二、总体方案设计：1.方案比较：1、方案一如图，可知此方案的电路的校时开关中，电路存在开关抖动问题，使电路出现问题。
方案二如图，此方案加采用基本RS 触发器构成开关消除抖动电路。
2.方案论证:虽然方案二具有更好的性能，能消除抖动，由于时间和元器件的限制，方案一简单可行。
3.方案选择:选择方案一。
三、单元模块设计：1.各单元模块功能介绍及电路设计：1.1 秒脉冲发生器要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。
而脉冲源产生的脉冲信号的频率较高，因此，需要进行分频，使高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1HZ）。
经过分频器输出的秒脉冲信号到计数器中进行计数。
将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用24进制计时器，可实现对一天24小时的累计。
此时需要分别设计60进制，24进制计数器，各计数器输出信号经译码器到数字显示器，使“时”、“分”、“秒”得以数字显示出来。
值得注意的是：任何计时装置都有误差，因此应考虑校准时间电路。
校时电路一般采用手动调整。
手动调整可利用手动的节拍调准显示时间。
CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。
所有的计数器位均为主从触发器。
在CP1(和CP0)的下降沿计数器以二进制进行计数。
在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。
原理图：脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。
如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出。
1.2秒、分为00—59六十进制计数器如图所示，00~59中9可将A0与A2接出后与非，然后接到Rd上，就能实现9之后清零。
又由于清零时产生几纳秒的脉冲，所以可以利用这个脉冲接到下一端的CLK，使之进位。
00~59中5可将A1与A2接出后与非，然后接到Rd上，就能实现5之后清零。
同理运用清零脉冲实现进位。
由于分与秒原理一样在此不再赘述。
1.3 星期、日为七进制计数器和24进制计数周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如图所示。
0 0 0 1 10 0 1 0 20 0 1 1 30 1 0 0 40 1 0 1 50 1 1 0 6按表3.3.1状态表不难设计出“日”计数器的电路(日用数字8 代)。
所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。
原理图：日为24进制计数器，因为大于了本身的十六进制，所以使用两片74ls161，搭建的方法有置数和清零两种，方式都一样；当第一片计数到十的时候再等来一个时钟信号进位端会变为高电平，此端口接到第二片的时钟信号端和本身的置数端或清零端，本身的置数端全部接地，然后第二片计一个数，第一片回到0继续计数，直到第二片计数到2同时第一片计数到4的时候，通过在第一片外加的逻辑电路，每计数到4会译出一个信号与上第二片的外加逻辑电路每到2译出的信号，此信号就是计数到24的进位信号，将此信号再接回两片的清零或置数端即可。
1.4 校正电路同上图，将分与秒的CLK接出，再给一个开关到连续脉冲或单次脉冲就能实现矫正电路的效果。
1.5 整点报时电路如图所示，因为需要在59分54~59秒报时，先取分钟的59与秒的50。
即将分50的C和A位，分9的D和A位，再取秒50的C和A位进行与操作。
这里考虑到需要的与非与非太多，所以实际电路中我们运用了线与操作，即利用二极管与上拉电阻实现6与门的电路。
54~58秒需要500Hz低音并且需要鸣叫5次，将所需的逻辑写成真值表，并且进行卡洛图化简得到CD’+DC’B’A’，由于C’B’与秒9的DC’B’A相同，所以可以不接出来，其中图上利用与非-与非的与非等于相或，从而实现无或门的操作。
500Hz与1Hz相与而实现每半秒输出500Hz的波形。
最后与54~58秒相与，从而实现54~58秒中每半秒输出500Hz的波形。
59秒即将D与A位相与再与1KHz相与即可实现。
最后将3个电路相与就能实现所需电路了。
详细与细节请自行分析，提示：可将500Hz与1KHz在图纸中画出，即画出时序图，再将它们进行与非操作。
由于芯片输出的电流太小，所以需要三极管放大，现利用S8550PNP三级管，当输出为0时，蜂鸣器通过5V电压与较大的电流，从而实现报时。
如果输出1为真可以加一个非门让电路输出0为真，从而驱动蜂鸣器。
2.电路参数的计算及元器件的选择：1．CD4511、74HC00H、74HC04H、74HC161 及数码管2．晶振：32768Hz 3．电容：100uF／16V、22pF、3～22pF 之间4．电阻：200Ω、10kΩ、22MΩ5．电位器：2.2kΩ或4.7kΩ6．三极管：8550 7．喇叭：1／4W，8Ω3.特殊器件的介绍：CD4511:A0~A3：二进制数据输入端BI’：输出消隐控制端LE：数据锁定控制端LT’：灯测试端Ya~Yg：数据输出端VDD：电源正VSS：接地数码管:74HC161:时钟CLK和四个数据输入端ABCD清零CLR’使能ENP，ENT置数LOAD’数据输出端QA~QD以及进位输出RCO(RCO=QA·QB·QC·QD·ENT)74HC00H:74HC00是一款高速CMOS器件，74HC00引脚兼容低功耗肖特基TTL（LSTTL）系列。