]LVDS,CML,LVPECL,VML之间接口电平转换
浅谈LVDS、CML、LVPECL三种差分逻辑电平之间的互连
浅谈LVDS、CML、LVPECL三种差分逻辑电平之间的互连本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。
由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。
下面详细介绍第一部分：同种逻辑电平之间的互连。
1、LVDS到LVDS的连接1.1、直流匹配LVDS直接是可以直接连接的，不论是2.5V还是3.3V，无非是否在外部再放一个100欧姆匹配电阻。
端接电阻要靠近接收端输入引脚！！！内置100Ω端接电阻的连接方式外接100Ω端接电阻的连接方式1.2、交流匹配如果接收器输入端内置直流偏置，交流匹配也就是带不带100欧姆匹配的问题。
内置100Ω端接电阻的连接方式外接100Ω端接电阻的连接方式如果芯片没有内置直流偏置电压，就需要外接电阻到参考电压(1.2V)。
为了支持传输线上的长0和长1数据序列，耦合电容的值不能太小，一般取0.1uF。
C1、C2尽量靠近接收端放置，但不用像端接电阻那样紧贴输入管脚。
2、CML到CML的连接CML到CML之间连接分两种情况，当收发两端的器件使用相同的电源时，CML到CML可以采用直流耦合方式，这时不需加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，注意这时选用的耦合电容要足够大，以避免在较长连0或连1情况出现时，接收端差分电压变小。
2.1、直流匹配如果接收器的输入有内置匹配，如果接收器与发送器之间采用相同的VCC电源，CML驱动器输出可以直流耦合到CML接收器输入，无需额外的元件，可以直连。
直流匹配——直连直流匹配——100欧姆匹配如果接收器的输入没有内置匹配，也可以通过在终端上拉50欧姆匹配电阻进行互连。
直流匹配——50欧姆上拉匹配2.2、交流匹配如果接收器与发送器采用不同的电源，系统需要用交流耦合方式。
交流耦合情况下，耦合电容应足够大，以避免信号包含一长串相同数字时导致过大的低频衰减。
PECL,CML,LVDS电平的匹配
PECL,CML,LVDS电平的匹配各种电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML.......） Posted: Wed,11 Apr 2007 14:59:49 +0800 ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。
ECL电路的逻辑摆幅较小（仅约0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。
但逻辑摆幅小，对抗干扰能力不利。
由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。
从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。
ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。
射极跟随器输出同时还具有对逻辑信号的缓冲作用。
在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。
但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平 1.1LVDS电平LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
LVDS的典型工作原理如图1所示。
最基本的LVDS器件就是LVDS驱动器和接收器。
LVPECL、VML、CML、LVDS 与子 LVDS 之间的接口连接
LVPECL、VML、CML、LVDS 与子LVDS 之间的接口连接作者：Michael Peffers本文我们将了解如何在LVPECL、VML、CML、LVDS 和子L VDS 接口之间转换。
系统当前包含CML 与LVDS 等各种接口标准。
理解如何正确耦合和端接串行数据通道或时钟通道的传输线路是一项非常重要的技能。
我们先来了解一下大多数通用接口的电压等级及所需的端接技术：图 1：通用接口电压等级图 2：通用端口端接接口之间的电压等级不同，而且各种接口需要不同的端接，因而接口之间并不兼容。
不过没关系，现在已经有了解决该问题的方案。
要成功连接两个不同的接口，必须在两个接口之间布置各种AC 耦合电容器。
这些AC 耦合电容器不仅可除去传输信号中的DC 分量，而且还允许设置新的DC 偏置或共模电压。
我一般尽可能将A C 耦合电容器和端接网络布置在靠近接收器的位置，以便帮助我避免任何传输线路影响。
不过，如果在您设计的系统中无法对接收器进行控制，那么也可将AC 耦合与端接设置在发送器附近。
在选择AC 耦合电容器值时应注意，在比特周期结束前电容器不能完全充满。
典型的AC 耦合电容器值在0.1uF 至0.01uF 之间，在有问题时，可计算出RC 的时间常数T，并根据比特时间进行检查。
在进行AC 耦合时，还必须具有DC 平衡数据模式，因为连续不断1 和0 的长期运行会导致电容器饱和或完全放电，从而在比特转换过程中产生比特错误。
在下图3 中，我举了两个实例，用以说明如何在CML 驱动器、LVPECL 驱动器和LVDS 接收器之间实施AC 耦合。
图 3：不同接口的互连连接任意两个不同接口时可使用这种相同的方法，只要正确端接驱动器和接收器，就可使用AC 耦合电容器。
我常听到的一个问题是，“我可不可以通过转换标准LVDS 驱动器的输出来支持子LVDS 接收器？”该问题的答案是“可以”，我将使用SN65LVDS100的IBIS 以及Hyperlynx 来介绍实施方法：图 4：LVDS 至子 LVDS 的端接方案图 5：传输的 LVDS 波形图 6：在端接后接收到的子 LVDS 波形在这个最后的实例中，我们并非一定要使用AC 耦合电容器才能复位共模电压，因为R1 与R3 以及R2 与R4 的比值可以设定适用于共模信号的衰减量。
CML、PECL 及LVDS 间的互相连接
CML、PECL 及LVDS 间的互相连接王险峰译简介：随着高速数据传输业务需求的增加，如何高质量的解决高速IC 芯片间的互连变得越来越重要。
低功耗及优异的噪声性能是要解决的主要问题。
芯片间互连通常有三种接口：PECL （Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML （Current Mode Logic）。
在设计高速数字系统时，人们常会遇到不同接口标准IC 芯片间的连接，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置，接什么样的负载。
该文章正是针对该问题展开讨论，作为例子，文中列举了一些MAXIM 公司的产品。
1. PECL接口PEL 是有ECL标准发展而来，在PECL电路中省去了负电源，较ECL 电路更方便使用。
PECL 信号的摆幅相对ECL 要小，这使得该逻辑更适合于高速数据的串性或并行连接。
PECL 标准最初有MOTOROLA 公司提出，经过很长一段时间才在电子工业界推广开。
1.1. PECL接口输出结构PECL 电路的输出结构如图1 所示，包含一个差分对和一对射随器。
输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。
标准的输出负载是接50Ω至VCC-2V 的电平上，如图1 中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。
PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。
1.2. PECL接口输入结构PECL 输入结构如图2 所示，它是一个具有高输入阻抗的差分对。
该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。
常用电平标准
另外，总结下常用电平标准：现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL：Transistor-Transistor Logic 三极管逻辑。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k 以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
各种电平标准的讨论(TTL,ECL,PECL,LVDS、CMOS、CML, GTL, HSTL, SSTL.......)
各种电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML, GTL,HSTL, SSTL.......）ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。
ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为2.0V ），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。
但逻辑摆幅小，对抗干扰能力不利。
由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。
从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。
ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。
射极跟随器输出同时还具有对逻辑信号的缓冲作用。
在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。
但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。
1. 几种常用高速逻辑电平1.1LVDS电平LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS 接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
LVDS的典型工作原理如图1所示。
最基本的LVDS器件就是LVDS驱动器和接收器。
LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。
LVDS与PECL、LVPECL、CML、RS-422及单端器件之间的接口设计
LVDS与PECL、LVPECL、CML、RS-422及单端器件之间的接口设计图1：PECL/LVPECL到LVDS的接口电路。
图一低电压差分信号(LVDS)在对信号完整性、低抖动及共模特性要求较高的系统中得到了广泛的应用。
本文针对LVDS与其他几种接口标准之间的连接，对几种典型的LVDS接口电路进行了讨论。
如今对高速数据传输的需求正推动着接口技术向高速、串行、差分、低功耗以及点对点接口的方向发展，而低电压差分信号(LVDS)具备所有这些特性。
Pericom 半导体公司可提供多种LVDS驱动器、接收器以及时钟分配缓冲器芯片。
本文将讨论LVDS与正射极耦合逻辑(PECL)、低电压正射极耦合逻辑(LVPECL)、电路模式逻辑(CML)、RS-422以及单端器件之间采用电阻网络的接口电路设计。
图2：调整电路，R1＝(VR1＋R1a)，R2＝(VR2＋R2a)，R3＝(VR3＋R3a)。
图二因为各厂商所提供的驱动器与接收器的结构不一样，所以本文提供的电路仅供设计时参考。
设计者需要对电路进行验证，并调节电路中的电阻和电容值以获得最佳性能。
电阻分压器的计算表1列出了本文所采用的不同接口标准的工作电压。
为使PECL和LVPECL接口标准能与Pericom公司的LVDS器件进行连接，采用电阻分压器在不同电压之间切换。
图3：PECL到LVDS的接口电路。
图三图1所示的接口电路采用由电阻R1、R2和R3组成的电阻分压器。
R1、R2与R3的电阻值计算如下：R1||(R2＋R3)＝Z [(R2＋R3)/(R1＋R2＋R3)]＝Va/VccR3/(R1＋R2＋R3)＝Vb/Vcc其中：Va为SEPC或LVPECL的偏置电压Vos，分别为3.6V和2.0V；Vb为LVDS的偏置电压Vos，等于1.2V；图4：LVDS到PECL的接口电路。
图四Z为线路阻抗，等于50Ω。
Vb上的增益G为：G＝R3/(R2＋R3)Vb上的摆幅为：Vbs＝Vas×G其中：图5：LVPECL到LVDS的接口电路。
电平标准
常用电平标准：现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL：Transistor-Transistor Logic 三极管逻辑。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k 以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
高速电路(PECL、LVECL、CML、LVDS)接口原理与应用
3. 扇出能力强 输入阻抗高（>10KΩ），输出阻抗低（约3～7 Ω ），因此理论上它的直流扇出负载 数可以高达92
4. 噪声低 差分电路两臂交替工作，电源总电流基本恒定，电流尖峰很小；电压摆幅小，并且采 用差分对或传输线传输信号，对外串扰和受外界干扰都减小了
5. 便于数据传输
6
ECL电路的主要缺点
31
不同电路接口之间的互连
不同型号的电路之间互连，由于它们的输入、输 出的共模电压都有差别，采用电容耦合传输是最 简便的方法
采用电容耦合方式同时也要考虑输入端和输出端 各自的偏置和端接
32
交流耦合电容
• 我们用PRBS码(2N-1)测试数字传输系统，这种码型含有N 个连‘1’和N-1个连‘0’，从信号频谱来看，它的低频 成份是很多的，所以，采用电容耦合，会引入码型相关抖 动(PDJ)，这会引起误码率变大
2
ECL电路实例
ECL 线接收器
IN+
OU T+
IN-
OU T-
OU T+
R1 Q1
OU T-
R7 Q2
Q3
Q4
Q5
Vcc
R3 Q6
R4
Vbb
Q7 D1
D2
R2
R5
R6
Vee
IN-
IN+
3
ECL电路原理
ECL线接收器电路由三部分组成： 1. 晶体三极管Q3、Q4、Q5组成差分放大器，这是电路的核心，差分放大器只有工作
4.个电阻上流过电流较大，增加 电源负担
R1、R2在电路板上必须靠近 输入端，因为它们是传输线 的终端匹配阻抗
R1//R2=Zo
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各种电平标准的讨论(TTL,ECL,PECL,LVDS,CMOS,CML)
ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL电路的最大优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。
ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是ECL电路具有高开关速度的重要原因。
但逻辑摆幅小，对抗干扰能力不利。
由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。
从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。
ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出，故这种电路具有很高的输入阻抗和低的输出阻抗。
射极跟随器输出同时还具有对逻辑信号的缓冲作用。
在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。
但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。
1 几种常用高速逻辑电平1.1LVDS电平LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。
LVDS的典型工作原理如图1所示。
最基本的LVDS器件就是LVDS驱动器和接收器。
LVDS 的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。
LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。
LVDS、ECL、CML逻辑电平电路的特点及应用
贵阳学院学报 (自然科学版 ) (季刊 ) JOURNAL O F GU IYANG COLLEGE Natural Sciences (Quarte rly)
Vol. 4 No. 4 Dec. 2009
LVDS、ECL、CML 逻 辑 电 平 电 路 的 特 点 及 应 用
LVD S技术 在两个标准 中被定义 : ANS I/ T IA / E IA644 (1995年 11月通过 )和 IEEEP159613 ( 1996 年 3月通过 ) 。这两个标准中都着重定义了 LVDS 的电特性 , 包括 : ①低 摆幅 (约为 350mV ) 。低电 流驱动模式意 味着可实 现高速传 输。 ANS I/ T IA / E IA644建议了 655M b / s的最大速率和 11923Gb / s 的无失真通道上 的理论极限速率 。②低压摆幅 。 恒流源电流驱动 , 把输出电 流限制到约为 315mA 左右 ,使跳变期间的尖峰干扰最小 ,因而产生的功 耗非常小 。这允许集成电路密度的进一步提高 ,即 提高了 PCB板的效能 ,减少了成本。③具有相对较 慢的 边 缘 速率 ( dV / dt约 为 01300V /013ns, 即 为 1V / ns) ,同时采用差分传输形式 ,使其信号噪声和 EM I都大为减少 ,同时也具有较强的抗干 扰能力 。 所以 ,LVDS具有高速、超低功耗 、低噪声和低成本 的优良特性 。
1 ECL逻辑电平
即射极耦合逻辑 ,是带有射随输出结构的典型 输入输出接口电路 ,如图 1所示。
图 1 ECL驱动器与接收器连接示意 Fig. 1 The connection diagram of the ECL driver and the connector
LVDS_LVPECL_CML之间的电路和参数
LVDS到LVPECL信号之间的连接LVDS到LVPECL得连接也分为直流耦合和交流耦合两种方式。
直流耦合方式：LVDS到LVPECL得直流耦合结构中需要加一个电阻网络，该电阻网络完成直流电平得转换。
LVDS输出电平为1.2V，LVPECL得输入电平为VCC-1.3V。
LVDS的输出是以地为基准，而LVPECL的输入是以电源为基准，这就要求考虑电阻网络时应注意输出电位不应对供电电源敏感；另一个问题是需要在功耗和速度方面折衷考虑，如果电阻阻值取的比较小，可以允许电路在更高的速度下工作，但功耗较大，LVDS的输出性能容易受电源的波动影响；还有一个问题就是要考虑电阻网络与传输线的匹配。
电阻转换网络如下所示：LVDS到LVPECL的转换需要满足如下方程式。
电压VCC在3.3V时，解上面方程得：R1=374ohm，R2=249ohm，R3=402ohm，VA=1.2V，VB＝2.0V，RIN=49ohm，Gain=0.62。
LVDS得最小差分输出信号摆幅为500mV，在上面结构中加到LVPECL输入端得信号摆幅变为310mV，该幅度低于LVPECL的输入标准。
但大多数LVPECL 电路输入端有较高的增益。
耦合方式如下所示。
交流耦合方式：LVPECL芯片内有直流偏置情况：LVPECL芯片内没有直流偏置情况：LVPECL信号到LVDS信号之间的连接LVPECL到LVDS的连接方式有直流耦合和交流耦合两种方式。
直流耦合方式： LVPECL到LVDS的直流耦合结构需要一个电阻网络，设计网络时需要考虑以下几点：首先，我们知道当负载是50ohm接到VCC-2V时，LVPECL的输出性能是最优的，因此我们考虑该电阻网络应该与最优负载等效；然后我们还要考虑该电阻网络引入的衰减不应太大，LVPECL输出信号经衰减后仍能落在LVDS的有效输入范围内。
注意LVDS的输入差分阻抗为100ohm，或者每个单端到虚拟地为50ohm，该阻抗不提供直流通路，这里意味着LVDS输入交流阻抗与直流阻抗不等。
常用电平介绍及相互转换
LDVS 输出结构：电路输出阻抗为 1 Nhomakorabea0ohm
LDVS 输入结构
输入差分阻抗为 100Ω， 为适应共模电压宽范围内的变化， 输入级还包括一个自动电平调整电路， 该电路将共模电压调整为一固定值，该电路后面是一个 SCHMITT 触发器。SCHMITT 触发器为防止不 稳定，设计有一定的回滞特性，SCHIMTT 后级是差分放大器
TTL：Transistor-Transistor Logic 三极管结构
因为 2.4V 与 5V 之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还 会影响速度。所以后来就把一部分“砍”掉了。也就是后面的 LVTTL。 LVTTL 又分 3.3V、2.5V 以及更低电压的 LVTTL(Low Voltage TTL)。 TTL 使用注意：TTL 电平一般过冲都会比较严重，可能在始端串 22 欧或 33 欧电阻； TTL 电平输 入脚悬空时是内部认为是高电平。要下拉的话应用 1k 以下电阻下拉。TTL 输出不能驱动 CMOS 输入。 另外，I/O 為 OC 門時，由於只能吸收大電流而不能向外部提供電流，需要外部上拉或者外部電 源。
ECL 电路的最大特点是其基本门电路工作在非饱和状态，因此 ECL 又称为非饱和性逻辑。也正因为如 此，ECL 电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个 ns 数量级甚至更 少。传统的 ECL 以 VCC 为零电压，VEE 为-5.2 V 电源，VOH=VCC-0.9 V=-0.9 V，VOL=VCC-1.7 V=-1.7 V，所以 ECL 电路的逻辑摆幅较小（仅约 0.8 V） 。当电路从一种状态过渡到另一种状态时，对寄生电 容的充放电时间将减少，这也是 ECL 电路具有高开关速度的重要原因。另外，ECL 电路是由一个差分 对管和一对射随器组成的， 所以输入阻抗大， 输出阻抗小， 驱动能力强， 信号检测能力高， 差分输出，
PECL、LVDS和CML电平
PECL、LVDS和CML电平芯片间互连通常有三种接口：PECL（Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML（Current Mode Logic）。
各接口电平规范ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。
中间可用交流耦合、电阻网络或专用芯片进行转换。
以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。
(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。
但两种方式工作后直流电平都在1.95V左右。
)1.1. PECL接口输出结构PECL 电路的输出结构如图所示，包含一个差分对和一对射随器。
输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。
标准的输出负载是接50Ω至VCC-2V的电平上，如图中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。
PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。
PECL输出结构1.2. PECL接口输入结构PECL 输入结构如图2所示，它是一个具有高输入阻抗的差分对。
该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。
MAXIM 公司的PECL 接口有两种形式的输入结构，一种是在芯片上已加有偏置电路，如MAX3867、MAX3675，另一种则需要外加直流偏置。
PECL输入电路结构2.1. CML接口输出结构CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如图中所示，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一50Ω上拉电阻，则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。
]LVDS-CML-LVPECL-VML之间接口电平转换
![]LVDS-CML-LVPECL-VML之间接口电平转换](https://img.taocdn.com/s3/m/211c47c8804d2b160b4ec0c9.png)
]LVDS-CML-LVPECL-VML之间接口电平转换1概要随着通讯速度的提升，出现了很多差分传输接口，以提升性能，降低电源功耗和成本。
早期的技术，诸如emitter-coupled logic（ECL），使用不变的负电源供电，在当时用以提升噪声抑制。
随着正电压供电技术发展，诸如TTL和CMOS技术，原先的技术优点开始消失，因为他们需要一些-5.2V或-4.5V的电平。
在这种背景下，ECL转变为positive/pseduo emitter-coupled logic （PECL）,简化了板级布线，摒弃了负电平供电。
PECL要求提供800mV的电压摆幅，并且使用5V对地的电压。
LVPECL类似于PECL 也就是3.3V供电，其在电源功耗上有着优点。
当越来越多的设计采用以CMOS为基础的技术，新的高速驱动电路开始不断涌现，诸如current mode l ogic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。
这些不同的接口要求不同的电压摆幅，在一个系统中他们之间的连接也需要不同的电路。
本应用手册主要内容为：TI的不同的SERDES器件，输入输出结构，多种高速驱动器，以及偏置和终端电路。
在不同的接口之间，往往采用交流耦合的方式（ac-coupling），从而可以独立的对驱动器和接收器进行处理。
1. 不同接口之间的转换2. 不同信号电平的转换3. 不同地之间的转换2各信号电平第一步首先是理解各个接口点逻辑电平，主要讨论LVPECL，CML，VML，以及LVDS。
表一为这些接口的输出电平。
项目LVPECL CML VML LVDSVOH 2.4V 1.9V 1.65V 1.4VVOL 1.6V 1.1V 0.85V 1V输出电压（单800mV 800mV 800mV 400mV端）1.25V 1.2V共模电压2V 1.5V（VCC-0.2V）1表一，各接口电平规范图一3输入输出结构在上文中提到了关于LVPECL，CML，VML以及LVDS驱动器，这些都是基于CMOS技术的。
差分技术：LVDS、MLVDS、CML、LVPECL的区别与应用场景
差分技术：LVDS、MLVDS、CML、LVPECL的区别与应用场景差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。
在这两根线上的传输的信号就是差分信号。
信号接收端比较这两个电压的差值来判断发送端发送的逻辑状态。
在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。
差分信号示意图差分信号与传统的一根信号线一根地线（即单端信号）走线的做法相比，其优缺点分别是。
优点：1.抗干扰能力强。
干扰噪声一般会等值、同时的被加载到两根信号线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
2.能有效抑制电磁干扰（EMI）。
由于两根线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，按右手螺旋定则，那他们的磁力线是互相抵消的。
两根线耦合的越紧密，互相抵消的磁力线就越多。
泄放到外界的电磁能量越少。
3.时序定位准确。
差分信号的接收端是两根线上的信号幅值之差发生正负跳变的点，作为判断逻辑0/1跳变的点的。
而普通单端信号以阈值电压作为信号逻辑0/1的跳变点，受阈值电压与信号幅值电压之比的影响较大，不适合低幅度的信号。
4.发送端电流源始终导通，消除开关噪声带来的尖峰（单端技术中所需要）和大电流晶体管不断导通-关断造成的电磁干扰EMI。
缺点：1.若电路板的面积非常吃紧，单端信号可以只有一根信号线，地线走地平面，而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。
这样的情况常常发生在芯片的管脚间距很小，以至于只能穿过一根走线的情况下。
几种典型差分信号为了实现高速数据传输，有多种差分技术可供选择。
这些差分技术都有差分信号几个共同的优点，但是在性能、功耗和应用场景上有很大的区别。
下图列举了最常用的几种差分信号技术和它们的主要参数。
各种差分技术的工业标准LVDS信号摆幅低，为350mv，对应功耗很低，速率达到3.125Gbps。
3电平转换技术
3电平转换技术（原创实用版）目录1.电平转换的背景和原因2.LVPECL 和 CML 电平转换的原理3.LVPECL 到 CML 的直流耦合连接方式4.LVPECL 到 CML 的交流匹配方法5.CML 到 LVPECL 的交流匹配方法6.结论正文一、电平转换的背景和原因在电子通信系统中，不同系统之间的电压规格可能会有所不同，这导致在同一系统中的 0、1 电平表示的电压值在不同系统中可能有所差异。
为了实现不同系统之间的通信，需要进行电平转换。
电平转换技术的主要目的是将一个系统的电压信号转换为另一个系统可以识别的电压信号，以确保信号的准确传输。
二、LVPECL 和 CML 电平转换的原理LVPECL（Low Voltage PECL）和 CML（Current Mode Logic）是两种常见的电平转换技术。
LVPECL 是一种低电压、高电流的电平转换技术，主要用于高速信号传输。
CML 是一种基于电流模式的逻辑电平转换技术，具有较高的输入和输出阻抗。
这两种技术在电平转换方面有各自的优势，因此经常被用于不同系统之间的电平转换。
三、LVPECL 到 CML 的直流耦合连接方式在 LVPECL 和 CML 之间的直流耦合连接方式中，需要一个电平转换网络来实现两者之间的匹配。
这个电平转换网络的主要作用是匹配LVPECL 的输出与 CML 的输入共模电压。
为了保证 LVPECL 的输出经过衰减后仍能满足 CML 输入灵敏度的要求，需要使电平转换网络引入的损耗尽可能小。
此外，还要求从 LVPECL 端看到的负载阻抗近似为 50 欧姆。
四、LVPECL 到 CML 的交流匹配方法为了实现 LVPECL 到 CML 的交流匹配，需要在 LVPECL 的两个输出端各加一个到地的偏置电阻。
电阻值选取范围可以从 142 到 200 欧姆。
如果 LVPECL 的输出信号摆幅大于 CML 的接收范围，可以在信号通道上串一个 25 欧姆的电阻，此时 CML 输入端的电压摆幅变为原来的 0.67 倍。
]LVDS,CML,LVPECL,VML之间接口电平转换
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]LVDS,CML,LVPECL,VML之间接⼝电平转换1概要随着通讯速度的提升，出现了很多差分传输接⼝，以提升性能，降低电源功耗和成本。
早期的技术，诸如emitter-coupled logic（ECL），使⽤不变的负电源供电，在当时⽤以提升噪声抑制。
随着正电压供电技术发展，诸如TTL和CMOS技术，原先的技术优点开始消失，因为他们需要⼀些-5.2V或-4.5V的电平。
在这种背景下，ECL转变为positive/pseduo emitter-coupled logic （PECL）,简化了板级布线，摒弃了负电平供电。
PECL要求提供800mV的电压摆幅，并且使⽤5V对地的电压。
LVPECL类似于PECL也就是3.3V供电，其在电源功耗上有着优点。
当越来越多的设计采⽤以CMOS为基础的技术，新的⾼速驱动电路开始不断涌现，诸如current mode lo gic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。
这些不同的接⼝要求不同的电压摆幅，在⼀个系统中他们之间的连接也需要不同的电路。
本应⽤⼿册主要内容为：TI的不同的SERDES器件，输⼊输出结构，多种⾼速驱动器，以及偏置和终端电路。
在不同的接⼝之间，往往采⽤交流耦合的⽅式（ac-coupling），从⽽可以独⽴的对驱动器和接收器进⾏处理。
1. 不同接⼝之间的转换2. 不同信号电平的转换3. 不同地之间的转换2各信号电平第⼀步⾸先是理解各个接⼝点逻辑电平，主要讨论LVPECL，CML，VML，以及LVDS。
表⼀为这些接⼝的输出电平。
项⽬LVPECL CML VML LVDSVOH 2.4V 1.9V 1.65V 1.4VVOL 1.6V 1.1V 0.85V 1V输出电压（单800mV 800mV 800mV 400mV端）1.25V 1.2V共模电压2V 1.5V（VCC-0.2V）1表⼀，各接⼝电平规范图⼀3输⼊输出结构在上⽂中提到了关于LVPECL，CML，VML以及LVDS驱动器，这些都是基于CMOS技术的。
CML、PECL 及LVDS 间的互相连接
CML、PECL 及LVDS 间的互相连接王险峰译简介：随着高速数据传输业务需求的增加，如何高质量的解决高速IC 芯片间的互连变得越来越重要。
低功耗及优异的噪声性能是要解决的主要问题。
芯片间互连通常有三种接口：PECL （Positive Emitter-Coupled Logic）、LVDS（Low-Voltage Differential Signals）、CML （Current Mode Logic）。
在设计高速数字系统时，人们常会遇到不同接口标准IC 芯片间的连接，为解决这一问题，我们首先需要了解每一种接口标准的输入输出电路结构，由此可以知道如何进行直流偏置，接什么样的负载。
该文章正是针对该问题展开讨论，作为例子，文中列举了一些MAXIM 公司的产品。
1. PECL接口PEL 是有ECL标准发展而来，在PECL电路中省去了负电源，较ECL 电路更方便使用。
PECL 信号的摆幅相对ECL 要小，这使得该逻辑更适合于高速数据的串性或并行连接。
PECL 标准最初有MOTOROLA 公司提出，经过很长一段时间才在电子工业界推广开。
1.1. PECL接口输出结构PECL 电路的输出结构如图1 所示，包含一个差分对和一对射随器。
输出射随器工作在正电源范围内，其电流始终存在，这样有利于提高开关速度。
标准的输出负载是接50Ω至VCC-2V 的电平上，如图1 中所示，在这种负载条件下，OUT+与OUT-的静态电平典型值为VCC-1.3V，OUT+与OUT-输出电流为14mA。
PECL 结构的输出阻抗很低，典型值为4~ 5 Ω，这表明它有很强的驱动能力，但当负载与PECL 的输出端之间有一段传输线时，低的阻抗造成的失配将导致信号时域波形的振铃现象。
1.2. PECL接口输入结构PECL 输入结构如图2 所示，它是一个具有高输入阻抗的差分对。
该差分对共模输入电压需偏置到VCC-1.3V，这样允许的输入信号电平动态最大。
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1概要随着通讯速度的提升，出现了很多差分传输接口，以提升性能，降低电源功耗和成本。
早期的技术，诸如emitter-coupled logic（ECL），使用不变的负电源供电，在当时用以提升噪声抑制。
随着正电压供电技术发展，诸如TTL和CMOS技术，原先的技术优点开始消失，因为他们需要一些-5.2V或-4.5V的电平。
在这种背景下，ECL转变为positive/pseduo emitter-coupled logic （PECL）,简化了板级布线，摒弃了负电平供电。
PECL要求提供800mV的电压摆幅，并且使用5V对地的电压。
LVPECL类似于PECL也就是3.3V供电，其在电源功耗上有着优点。
当越来越多的设计采用以CMOS为基础的技术，新的高速驱动电路开始不断涌现，诸如current mode lo gic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。
这些不同的接口要求不同的电压摆幅，在一个系统中他们之间的连接也需要不同的电路。
本应用手册主要内容为：TI的不同的SERDES器件，输入输出结构，多种高速驱动器，以及偏置和终端电路。
在不同的接口之间，往往采用交流耦合的方式（ac-coupling），从而可以独立的对驱动器和接收器进行处理。
1. 不同接口之间的转换2. 不同信号电平的转换3. 不同地之间的转换2各信号电平第一步首先是理解各个接口点逻辑电平，主要讨论LVPECL，CML，VML，以及LVDS。
表一为这些接口的输出电平。
项目LVPECL CML VML LVDSVOH 2.4V 1.9V 1.65V 1.4VVOL 1.6V 1.1V 0.85V 1V输出电压（单800mV 800mV 800mV 400mV端）1.25V 1.2V共模电压2V 1.5V（VCC-0.2V）1表一，各接口电平规范图一3输入输出结构在上文中提到了关于LVPECL，CML，VML以及LVDS驱动器，这些都是基于CMOS技术的。
这个部分介绍各个种类的输入输出结果。
3.1 LVPECL接口LVPECL由ECL和PECL发展而来，使用3.3V电平。
3.1.1 LVPECL 输出结构LVPECL的典型输出为一对差分信号，他们的射击通过一个电流源接地。
这一对差分信号驱动一对射极跟随器，为Output+与Output-提供电流驱动。
50欧姆电子一头接输出，一端接VCC-2V。
在射级输出级电平为VCC-1.3V。
这样50欧姆的电阻两端电势差为0.7V，电流为14mA。
（这一部分电路的计算方法我个人理解为，VCC过通过射级跟随器，等效于两个二极管，约为1.3V的电势下降，此时的射级跟随器的基极电压为VCC-1.3V+0.7V。
电流源的作用是提高速度。
）3.1.2 输入结构输入部分如图三，输入差分对直流偏置电平也需要在VCC-1.3V。
在这里要特别注意，关于连接的方式和匹配，在下文详细论述。
3.2 CML 接口结构CML电路驱动器有这样几个特点，包括高速能力，可调整逻辑输出摆幅，电平调整，可调slew rate. 3.2.1 CML输出结构CML驱动器基于开漏输出和压控电流源使用NMOS晶体管。
输出需要通过电阻上拉至VDD，这是因为N MOS只能驱动下降沿。
因为输出电压摆幅是由负载决定，压控电流源用于改变电流值从而驱动负载。
负载电阻和外部参考电阻可以靠近放置以优化输出电压摆幅。
（这里说的比较简单，从其他的文献上查得的资料，上拉电阻一般选用50欧姆，电流源的电流为16mA，这样就会有差分800mV的电压摆幅）3.2.2 CML输入结构输入部分需要有上拉电阻将共模电压拉至正常的值。
在这里为1.5V当上拉电阻没有包含在芯片中时，就需要特别小心这部分的电路设计。
上拉电阻要尽可能的靠近器件。
NMOS晶体管在这里作为一个latch（锁存器），配合一个高速时钟，用来锁存数据。
（这里好像是针对TI的某个器件来说的，和典型的CML电路有些不同。
）3.3 VML 接口结构德州仪器公司的voltage-mode logic （VML）电平与LVPECL兼容。
和CML一样，VML基于CMOS工艺，但VML不需要上拉电阻，以为其内部使用了NMOS与PMOS用以驱动上升沿和下降沿。
该电平使用不多，所以不详细论述了。
3.4 LVDS接口结构ANSI TIA/EIA-644和IEEE1596.3-1996定义了LVDS接口标准。
LVDS的电压摆幅和速度低于LVPECL，CML和VML，然而LVDS也有其优势，即更低的功耗。
许多LVDS驱动器基于恒定电流所以功耗与传输频率并不匹配。
（这句话没明白）3.4.1 LVDS输出结构LVDS输出结构与VML类似，只是TI的LVDS SERDES输出结构使用了反馈回路来调整共模电压值。
如图8所示，一个电流源与NMOS的漏极链接用来控制输出电流，典型值为3.5mA，通过终端的100欧姆匹配电阻，得到350mA的电压摆幅。
3.4.2 LVDS 输入结构TI的基于LVDS的SERDES芯片使用差分信号，使用NMOS晶体管，输入必须使用100欧姆的终端电阻跨接于两个差分电平。
并且共模电平约为1.2V。
匹配电阻必须尽量靠近接收端摆放。
电流源用来给差分线提供小电流。
tips：1、按照标准，CML的共模电压为VCC-0.2V，这个计算是基于电流源电流为16mA，上拉电阻值为50欧姆。
为什么Ti这个表格里的这个共模电压是1.5V？这里需要再查阅一些文献看。
4 各个端口的连接直流耦合用于当共模电压不造成问题，且为了避免电容造成的阻抗不连续。
交流耦合用于消除共模电压，主要用于不同的逻辑电平，并假定一个直流平衡的信号模式。
4.1 LVPECL4.1.1 LVPECL驱动器——直流耦合直流耦合时，LVPECL需要VCC-2V的终端。
当VCC为3.3V时，该电压为1.3V。
终端电阻Rt必须和传输阻抗Z0相同。
4.1.2 LVPECL驱动器——交流耦合在交流耦合的情况下，由于没有直流路径供给下降沿信号，所以LVPECL驱动器输出需要通过一个电阻连接至地，这个电阻的大型约在140~220欧姆。
在接收端，终端电平必须为VCC-1.3V（5V为3.7V，3.3V 为2V）Rt与Z0一致。
4.2 CML4.2.1 CML的直流耦合CML的匹配只要加上一个上拉（芯片内未射开漏上拉），上拉电阻等于传输线阻抗Z0。
如果芯片内都有上拉，则直接连接即可。
4.2.2 CML的交流耦合在AC耦合时，需要上拉电阻提供上升沿电平。
4.4 LVDS因为LVDS是电流驱动器，所以只能通过DC耦合，电流通过跨接的终端电阻转化为电压信号。
典型的来说，差分匹配电阻Rt为100欧姆，但是这个还要根据传输阻抗Z0。
（在PCB上Z0一般为50欧姆）5 偏置和终端电路5.1 偏置最简单的偏置电压使用分压电阻网络即可。
举个LVPECL的例子（原文是VML的例子）。
3.3V的LVPECL的偏置电压为2V，所以：3.3*(R2/(R1+R2))=2可以根据这个算式，算出R1与R2的关系，R1=0.65R25.2 终端匹配对于差分电路，有四种典型的终端和偏置方式，他们有各自的优缺点。
5.2.1 差分匹配这是最简单的一种，R1和R2用以分压，他们的值在k级别，使得输入共模电平在接收端允许的范围。
该方式的主要的缺点是元器件的数量以及电源的消耗通过分压网络。
然而，这种方式可以通过选择更大阻值的R1，R2来降低功耗。
5.2.2 带有去耦电容的差分匹配第二种方法是和第一种很相似，但终端匹配电阻采用50欧姆，且两个匹配电阻间通过一个去耦电容接地。
这种差分匹配，主要的缺点在于元器件数量和电源消耗；然而，电源消耗可以通过调整R1,R2的值。
优点在于，当出现传输线造成的信号歪斜时，比如差分信号并不是同时到达时，该电容可以成为一个对小信号的低阻对地路径。
5.2.3 简化电路第三种方法如下图22.理想的配置是使得R1||R2等于Z0。
同时满足电阻分压。
可以继续举LVPECL的例子。
算得R1||R2 = 50 又根据上文的关系，可得，R1=82，R2=130显然，在这个例子里，有更少的R1和R2，但是由于R1和R2的电阻较小，所以功耗比较大。
5.2.4 带一个偏置电阻网络的差分匹配最后一种方式将偏置网络合并为一个，如图24.这是一个非常简洁的电路，易于只存在一个分压网络用于两个差分线，减少了电源消耗。
去耦电容和匹配电阻消减了电路噪声，和信号歪斜。
当芯片不存在内部的偏置电路时，这种方法是最好的终端和偏置电路之一。
R1和R2在k级的电阻中选，Z0等于传输阻抗。
这种配置时，匹配电阻靠近芯片摆放，偏置电路远离该部分。
去耦电容同样必须靠近芯片摆放。
加个补充，来源于网上，提到CML和LVDS的速度问题。
1、CML和(P)ECL他们的Driver不是工作在开关状态（饱和、截至），而是工作在临界状态，因此他们右low到high的切换过程是很迅速的，同时也正是因为其工作在临界状态，它的静态损耗比LVDS要大，说白了也就是发热大。
2、swing大小的问题，其实这个主要是针对接受器来说，当receiver的容限变大的时候，其允许的传输速度也将会更大。
一个很好的例子就是SATA 1.0和PCIE 1.0，其PHY的Driver部分是相类似的，不过P CIE定义的接受电平为85mV（但愿我没记错）而SATA的接收电平为250mV，这样在传输时,PCIE允许的传输速度就大于SATA。