LVDS,CML,LVPECL,VML之间接口电平转换

声明：本文仅供学习使用。

1概要

随着通讯速度的提升，出现了很多差分传输接口，以提升性能，降低电源功耗和成本。早期的技术，诸如emitter-coupled logic（ECL），使用不变的负电源供电，在当时用以提升噪声抑制。随着正电压供电技术发展，诸如TTL和CMOS技术，原先的技术优点开始消失，因为他们需要一些-5.2V或-4.5V的电平。

在这种背景下，ECL转变为positive/pseduo emitter-coupled logic （PECL）,简化了板级布线，摒弃了负电平供电。PECL要求提供800mV的电压摆幅，并且使用5V对地的电压。LVPECL类似于PECL 也就是3.3V供电，其在电源功耗上有着优点。

当越来越多的设计采用以CMOS为基础的技术，新的高速驱动电路开始不断涌现，诸如current mode logic（CML），votage mode logic （VML），low-voltage differential signaling（LVDS）。这些不同的接口要求不同的电压摆幅，在一个系统中他们之间的连接也需要不同的电路。

本应用手册主要内容为：TI的不同的SERDES器件，输入输出结构，多种高速驱动器，以及偏置和终端电路。

在不同的接口之间，往往采用交流耦合的方式（ac-coupling），从而可以独立的对驱动器和接收器进行处理。

1. 不同接口之间的转换

2. 不同信号电平的转换

3. 不同地之间的转换

2各信号电平

第一步首先是理解各个接口点逻辑电平，主要讨论LVPECL，CML，VML，以及LVDS。

表一为这些接口的输出电平。

项目 LVPECL CML VML LVDS

VOH 2.4V 1.9V 1.65V 1.4V

VOL 1.6V 1.1V 0.85V 1V

输出电

压（单

端）

800mV 800mV 800mV 400mV

共模电压 2V 1.5V

（VCC-0.2V）1

1.25V 1.2V

表一，各接口电平规范

图一

3输入输出结构

在上文中提到了关于LVPECL，CML，VML以及LVDS驱动器，这些都是基于CMOS技术的。这个部分介绍各个种类的输入输出结果。

3.1 LVPECL接口

LVPECL由ECL和PECL发展而来，使用3.3V电平。

3.1.1 LVPECL 输出结构

LVPECL的典型输出为一对差分信号，他们的射击通过一个电流源接地。这一对差分信号驱动一对射极跟随器，为Output+与Output-提供电流驱动。50欧姆电子一头接输出，一端接VCC-2V。在射级输出级电平为VCC-1.3V。这样50欧姆的电阻两端电势差为0.7V，电流为

14mA。（这一部分电路的计算方法我个人理解为，VCC过通过射级

跟随器，等效于两个二极管，约为1.3V的电势下降，此时的射级跟随器的基极电压为VCC-1.3V+0.7V。电流源的作用是提高速度。）

3.1.2 输入结构

输入部分如图三，输入差分对直流偏置电平也需要在VCC-1.3V。在这里要特别注意，关于连接的方式和匹配，在下文详细论述。

3.2 CML 接口结构

CML 电路驱动器有这样几个特点，包括高速能力，可调整逻辑输出摆幅，电平调整，可调slew rate.

3.2.1 CML 输出结构

CML 驱动器基于开漏输出和压控电流源使用NMOS 晶体管。输出需要通过电阻上拉至VDD，这是因为NMOS 只能驱动下降沿。因为输出电压摆幅是由负载决定，压控电流源用于改变电流值从而驱动负载。负载电阻和外部参考电阻可以靠近放置以优化输出电压摆幅。（这里说的比较简单，从其他的文献上查得的资料，上拉电阻一般选用50欧姆，电流源的电流为16mA，这样就会有差分800mV 的电压摆幅）

3.2.2 CML 输入结构

输入部分需要有上拉电阻将共模电压拉至正常的值。在这里为

1.5V 当上拉电阻没有包含在芯片中时，就需要特别小心这部分的电路设计。上拉电阻要尽可能的靠近器件。NMOS 晶体管在这里作为一个latch（锁存器），配合一个高速时钟，用来锁存数据。（这里好像是针对TI 的某个器件来说的，和典型的CML 电路有些不同。）

3.3 VML 接口结构

德州仪器公司的voltage-mode logic （VML）电平与LVPECL兼容。和CML一样，VML基于CMOS工艺，但VML不需要上拉电阻，以为其内部使用了NMOS与PMOS用以驱动上升沿和下降沿。该电平使用不多，所以不详细论述了。

3.4 LVDS接口结构

ANSI TIA/EIA-644和IEEE1596.3-1996定义了LVDS接口标准。LVDS 的电压摆幅和速度低于LVPECL，CML和VML，然而LVDS也有其

优势，即更低的功耗。许多LVDS驱动器基于恒定电流所以功耗与传输频率并不匹配。（这句话没明白）

3.4.1 LVDS输出结构

LVDS输出结构与VML类似，只是TI的LVDS SERDES输出结构使用了反馈回路来调整共模电压值。如图8所示，一个电流源与NMOS 的漏极链接用来控制输出电流，典型值为3.5mA，通过终端的100欧姆匹配电阻，得到350mA的电压摆幅。

3.4.2 LVDS 输入结构

TI的基于LVDS的SERDES芯片使用差分信号，使用NMOS晶体管，输入必须使用100欧姆的终端电阻跨接于两个差分电平。并且共模电平约为1.2V。匹配电阻必须尽量靠近接收端摆放。电流源用来给差分

线提供小电流。

tips：

1、按照标准，CML 的共模电压为VCC-0.2V，这个计算是基于电流源电流为16mA，上拉电阻值为50欧姆。为什么Ti 这个表格里的这个共模电压是1.5V？这里需要再查阅一些文献看。

4 各个端口的连接

直流耦合用于当共模电压不造成问题，且为了避免电容造成的阻抗不连续。

交流耦合用于消除共模电压，主要用于不同的逻辑电平，并假定一个直流平衡的信号模式。

4.1 LVPECL