99进制加减手动自动计数器.

基础工程设计(论文)说明书

题目：M=99的十进制加/减可逆计数器

院（系）：电子工程与自动化学院

专业：测控技术与仪器

学生姓名：黄昭阳

学号：1100820216

指导教师：黄源

2013年9月13日

目录

引言 (2)

1 设计方案 (3)

1.1 手动方案 (3)

1.2 自动方案 (4)

2 实现方案 (5)

2.1 脉冲电路实现方案 (5)

2.2 手动加减可逆计数方案 (6)

2.3 自动加减可逆计数方案 (7)

2.4 74LS192功能介绍 (8)

2.5 译码电路及LED数码管 (9)

2.6 画出完整电路原理图 (10)

3 制作电路板与调试 (11)

3.1 制作板子过程 (11)

3.1.1 注意事项 (11)

3.2 调试步骤 (11)

3.2.1 调试结果与分析 (11)

4 基础工程设计总结 (12)

谢辞 (13)

参考文献 (14)

附录 (15)

引言

我们从数电的学习中可以知道，计数器是数电最基本也是最重要的知识。以74LS192为首的计数器电路单元也是很常见的电路。本次基础工程设计的目的就是强化我们对计数器的基础学习，同时深化学习掌握利用74LS192设计不同功能的计数器电路的能力。同时在本次基础工程设计中我们也掌握了proteus仿真软件的使用，以及加减可逆计数器的设计和调试方法。本次课题先是简要说明了M=99进制加减可逆计数器的基本原理和技术指标。本次报告中，我将陈述自己的设计方案和思路，制作过程还有总结体会。

功能指标

要求可以实现0到99和99到0的加减计数方式，要求加减计数切换为手动和自动。即加减计数可利用数据选择器来实现加减自动转换。

主要元器件

74LS00，74LS20，NE555，74LS76，74LS192，74LS48及LED共阴数码管数码管。

1 设计方案

1.1 手动方案

用开关人为选择控制脉冲和高电平的输出

从方案设计图1.1—a可以看出，我可以手动控制让电路输出CLK给CPU且输出高电平给CPD让其实现加法计数。也可以让电路输出CLK给CPD而高电平给CPU让其切换为减法技术电路。

1.2 自动方案

用JK触发器来组成一个数据选择器，选择控制脉冲和高电平的输出

从方案设计图1.2—a我们可以看出当计数器减法计数到00时，反馈信号通过反馈回路到达JK触发器，让JK触发器实现跳变从而让电路输出CLK给CPU且输出高电平给CPD让其实现加法计数。而当计数器加法计数到99时，反馈信号通过反馈回路到达JK触发器，让电路输出CLK给CPD而高电平给CPU让其切换为减法技术电路。

2 实现方案

2.1 脉冲电路实现方案

如图2.1—a 所示脉冲信号发生器采用NE555定时器组成的多谐振荡电路来产生周期为1s 的矩形脉冲信号，从而为计数器提供触发信号。我们可以通过R1，R2，C1，C2来控制脉冲周期，而实际电路中我们可以通过调电位器R2来控制脉冲周期。

有关参数及计算

多谐振荡器的振荡周期计算公式：T=0.693*（（R1+R2）*C1） 各参数的值为：R1=100k ，电位器R2=23k ，C1=10uf 。 代入公式计算得T=1s

2.1—

a

从图2.2—a可以看出，要实现手动加法计数功能只要把单刀双制开关S2和S3打下让电路输出CLK给CPU且输出高电平给CPD即可实现加法计数功能。而要切换为减法计数功能也只需要打下S1和S4让电路输出CLK给CPD而高电平给CPU即可从加法计数状态转换为减法计数状态。

2.2—a

2.3—a

上图是利用JK触发器的制0和制1的功能来做一个数据选择器，上图中用了3个JK触发器组成一个数据选择器。此部分是加减自动可逆功能的主要原理和主要元器件，用两片

74LS76即可实现上述功能。

2.3—b

从图2.3—a及图2.3—b可以看出图2.3—a是脉冲信号发生器及数据选择器，而图2.3—b 是反馈回路。当计数器做加法计数到达99时会产生一个1111的反馈信号通过图上的4输入与非门变成0到达数据选择器的S端，同时也有反馈信号同过2输入与非门变成1到达数据选择器的R端。由3个JK触发器组成的数据选择器的工作情况是，S和R都是低电平有效，S是制1端而R是制0端。通过三个触发器组成数据选择器来实现电平跳变。从而让数据选择器的1端输出CLK脉冲而2端输出高电平。同理可知当数据选择器做减法计数到00时，数据选择器的1端输出高电平而2端输出CLK，自动切换为加法计数，一直这样循环下去。

2.4 74LS192功能介绍

计数单元主要由两片74LS192十进制计数器组成，74LS192是同步十进制加减可逆计数器，它具有双时钟输入并具有制数和清零的功能，其引脚如图2.4—a所示

2.4—a

图中11管脚为制数端，UP为加计数端，DWN为减计数端，QA、QB、QC、QD为数据输出端，A、B、C、D为数据输入端。CLR数据清除端，CO为进位输出端，13管脚为借位输出端。

2.5 译码电路及LED数码管

我们主要是通过观察LED数码管的显示来了解，计数情况，所以这一部分不能缺少。这里我用两片74LS48和LED数码管来作为显示部分，LED数码管为38共阴极数码管。

74LS48是BCD-7译码器，其输出是OC们输出且高电平有效，专用于驱动LED七段共阴极显示数码管。其功能是把输入的8421码译成七段码abcdefg，再由数码管显示相应的数字。74LS48的3、4、5管脚都要接高电平是为了让其工作在译码显示状态。