FPGA配置芯片的网上汇总(较杂,需自己总结)
FPGA之道——fpga芯片的配置方法
FPGA之道——fpga芯⽚的配置⽅法
1.配置
配置：通过PC机的软件完成设计之后，需要将设计⽣成的⽂件（bin或者mcs）⽂件映射到FPGA芯⽚⾥⾯，这⼀过程叫做配置。
2 配置⽅法
主动配置模式被动配置模式 JTAG配置模式
2.1 主动配置模式
FPGA芯⽚⾃⼰配置⾃⼰，需要⽚外的存储器（配置芯⽚）存储配置⽂件，常⽤⽚外存储器flash和EPROM
2.2 被动配置模式
FPGA芯⽚被其他设备，其他设备可以使任意微处理器芯⽚或者CPLD或者是⼀块FPGA芯⽚
2.3 JTAG配置模式
JTAG,英⽂全称Joint Test Action Group,翻译成中⽂即联合测试⾏为组织。
它有两⼤功能:电路的边界扫描测试和可编程芯⽚的在线系统编程。
边界扫描测试发展于上个世纪90年代,随着⼤规模集成电路的出现,印制电路板制造⼯艺向⼩、微、薄发展。
由于芯⽚的引脚多,元器件体积⼩,板的密度特别⼤,根本没有办法进⾏传统的下探针测试。
于是⼀种新的测试技术产⽣了,联合测试⾏为组织,即除了完成边界扫描测试外,FPGA芯⽚上的JTAG接⼝的另⼀个重要功能就是对FPGA芯⽚进⾏⾮常便捷的在线系统编程。
相⽐于主动配置模式和被动配置模式,只要系统已经上电,JTAG配置模式可以在任意时刻对FPGA芯⽚进⾏重配置,⽽此时的配置主模式选择
常⽤的⼀般是主动配置模式+JTAG配置模式和被动配置模式+JTAG配置模式
摘⾃：FPGA之道。
fpga芯片的种类
fpga芯片的种类FPGA芯片的种类FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，它具有灵活可塑性和高性能，被广泛应用于数字电路设计和嵌入式系统开发领域。
随着技术的不断发展，FPGA芯片也呈现出多样化的种类和功能，本文将介绍几种常见的FPGA芯片。
1. Xilinx Virtex系列Xilinx Virtex系列是业界最强大的FPGA产品系列之一。
它以其卓越的性能和丰富的资源而受到广泛关注。
Virtex系列采用了最新的FPGA架构，具有高达数百万个可编程逻辑单元（LUT）和丰富的高速IO接口，可满足复杂系统设计的需求。
此外，Virtex系列还提供了丰富的硬核IP（Intellectual Property），如处理器核、高速串行收发器等，使其在高性能计算和通信领域具有重要应用。
2. Altera Cyclone系列Altera Cyclone系列是一种低成本、低功耗的FPGA芯片，广泛用于嵌入式系统和消费电子产品中。
Cyclone系列采用了先进的工艺技术，具有较高的逻辑密度和丰富的资源。
该系列芯片在功耗控制上表现出色，可满足对低功耗需求较高的应用场景。
Cyclone系列还支持多种外围接口和通信协议，如CAN、SPI、I2C等，方便与其他设备进行通信和互联。
3. Lattice iCE系列Lattice iCE系列是一种超低功耗的FPGA芯片，适用于移动设备和便携式电子产品。
iCE系列采用了极小的封装和低功耗设计，能够在极端环境下提供可靠的性能。
该系列芯片具有快速启动和低功耗特性，适合应用于电池供电的场景。
iCE系列还具有较高的集成度和资源利用率，可满足对系统复杂度和成本要求较高的应用。
4. Intel Stratix系列Intel Stratix系列是一种高性能、高密度的FPGA芯片，由英特尔（Intel）公司推出。
Stratix系列采用了英特尔的最新工艺技术，具有卓越的性能和可靠性。
fpga芯片价格
fpga芯片价格FPGA（Field-Programmable Gate Array）是一种集成电路芯片，可以根据用户的需求进行灵活的重构。
它不同于传统的固定功能集成电路，可以通过编程来实现特定的功能，因此被广泛应用于数字电路设计和嵌入式系统开发中。
FPGA芯片的价格因品牌、规格和性能等因素而异。
一般而言，FPGA芯片的价格较高，但随着市场竞争的激烈以及技术的发展，价格也在逐渐下降。
下面将从几个主要厂商的角度介绍FPGA芯片的价格。
1. Xilinx（赛灵思）是全球最大的FPGA厂商之一，其FPGA芯片价格相对较高。
例如，赛灵思最新推出的Versal ACAP系列（Adaptive Compute Acceleration Platform）芯片，价格从数千美元到几万美元不等。
不同配置的芯片具有不同的性能和功能，价格也相应不同。
2. Altera（英特尔）是另一家重要的FPGA厂商。
其FPGA芯片价格也较高。
例如，英特尔的Arria 10系列FPGA芯片，根据配置和性能的不同，价格从数千美元到几万美元不等。
3. Microchip Technology Inc.是一家全球领先的半导体解决方案供应商，其FPGA芯片的价格相对较低。
例如，Microchip的SmartFusion2系列FPGA芯片，价格从几十美元到数百美元不等。
这些芯片具有较低的功耗和较高的可编程逻辑资源。
4. Lattice Semiconductor是一家专注于低功耗FPGA和CPLD（Complex Programmable Logic Device）的厂商，其FPGA芯片价格一般较低。
例如，Lattice的ECP5系列FPGA芯片，价格从几十美元到数百美元不等。
另外，FPGA芯片的价格还会受到市场需求、供应情况和技术进步等因素的影响。
随着市场对FPGA的需求增加，厂商为了提高竞争力常常会降低价格。
此外，新一代的FPGA技术也会不断推动价格下降。
FPGA主流芯片选型指导和命名规则（一）
FPGA主流芯片选型指导和命名规则（一）有想法把最近看到关于FPGA相关的（名词）概念做个总结，解释内容主要来自其他博客，我只加部分个人理解，做个拾荒者，捡其重点，作为摘录，文末罗列参考资料。
1、异步复位、同步释放1.1.解释同步复位：需要时钟参与，一般只有时钟上升沿到来复位信号才有效；异步复位：不需要时钟参与，只要复位信号一有效就立即进行复位操作；1.2.优缺点同步复位：防止复位信号的毛刺引起误复位操作，利于静态时序分析；较异步复位更消耗逻辑资源，复位信号脉冲宽度必须大于时钟周期，同步复位依赖于时钟；异步复位：无需额外的逻辑资源，复位信号不依赖于时钟；容易受毛刺影响，如果复位释放恰好在时钟有效沿附近容易使寄存器输出亚稳态；1.3.CODE同步复位：异步复位，同步释放(Synchronized Asynchronous Reset)：目的为了防止复位信号在撤除时产生亚稳态。
异步复位：将复位信号rst_n接入到DFF的清零端，不存在复位信号必须要检测到大于一个时钟周期才能被检测到的局限，只要rst_n则将rst_s1，rst_s2赋0。
同步释放：当rst_n重新拉回高电平，进行removal，时钟参与。
或：异步复位、同步释放（考虑上电延迟）2、触发器与锁存器2.1.解释触发器Flip-Flop：收到输入脉冲，触发器输出根据赋值规则作出改变，保持此状态知道下一个触发。
对时钟边沿敏感，其状态只在时钟的上升沿或者下降沿的瞬间改变；锁存器Latch：两输入，EN和DATA_IN，当电平EN有效时，锁存器处于使能状态，输出数据Q随输入数据DATA_IN变化，否则数据被锁存；2.2.区别latch跟它所有的输入信号有关，当输入信号变化时，latch就变化，没有时钟触发；flip_flop受时钟控制，只有时钟沿触发时才采样当前输入，产生输出。
1）latch由电平触发，非同步控制。
在使能信号有效时latch等效于通路，使能信号无效时latch保持输出状态；flip_flop由时钟沿触发，同步控制；2）latch对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；flip_flop不易产生毛刺；3）latch消耗的门资源比flip_flop少，但是其静态时序分析更为复杂；2.3.CODE针对网上博客所说，容易生成锁存器的四种情况：1）if语句结束无else；2）case语句结束无default；3）输出变量无赋初值；4）always@ (敏感信号)。
加法器除法器FPGA实现总结文档
加法器除法器FPGA实现总结文档FPGA实现加法器和除法器总结文档引言FPGA（Field-Programmable Gate Array）是一种可编程逻辑芯片，可以根据需要进行配置和重新编程，具有灵活性和可重复性。
在数字电路设计中，加法器和除法器是非常常见且基础的功能模块。
本文将总结FPGA实现加法器和除法器的过程和结果，并对实现的优势和不足进行分析。
一、加法器的实现在FPGA中实现加法器有多种方法，最基本也是最常见的是使用全加器构建一个完整的加法器。
全加器是一个三输入一输出的电路，可以实现两个二进制位的加法。
通过级联多个全加器，就可以构造出任意位数的加法器。
1.实现步骤：（1）定义加法器的输入和输出位数：假设我们要实现一个4位加法器，那么就需要4个输入（A[3:0]、B[3:0]）和一个4位输出（SUM[3:0]）。
（2）使用VHDL或Verilog等硬件描述语言来描述全加器和加法器的逻辑。
（3）使用逻辑综合工具将硬件描述语言代码综合为逻辑电路连接。
（5）验证加法器的功能和正确性。
2.实现优势：FPGA实现加法器的优势主要体现在以下几个方面：（1）灵活性：FPGA可以根据需要重新编程，可以方便地修改加法器的位数和功能。
（2）速度：FPGA中的逻辑电路是并行计算的，可以实现高速的加法运算。
（3）资源利用：FPGA可以利用其内部的查找表（lookup table）实现逻辑运算，节省了硬件资源的使用。
3.实现不足：FPGA实现加法器也存在一些不足之处：（1）成本高：FPGA价格相对较高，成本较高，适合于需要较高性能和灵活性的应用场景。
（2）资源有限：FPGA的资源有限，实现复杂的逻辑电路可能会导致资源不足的问题。
二、除法器的实现除法器是一个更为复杂的数字电路，用于实现两个二进制数的除法运算。
在FPGA中实现除法器需要使用一种称为"非冗余算法"的方法，通过迭代运算来实现除法的功能。
FPGA与CPLD 总结
CPLD(complex programable logic device)复杂可编程逻辑器件FPGA（field programable gate array)现场可编程门阵列FPGA和CPLD的逻辑单元本身的结构与SPLD相似，即与阵列和可配置的输出宏单元组成。
FPGA逻辑单元是小单元，每个单元只有1-2个触发器，其输入变量通常只有几个因而采用查找表结构（PROM形式）这样的工艺结构占用的芯片面积小，速度高（通常只有1-2纳秒），每个芯片上能集成的单元数多，但逻辑单元功能弱。
如果想实现一个较复杂的功能，需要几个这样的单元组合才能完成（总延时是各个单元延时和互连延时的和），互连关系复杂。
CPLD中的逻辑单元是单元，通常其变量数约20-28个。
因为变量多，所以只能采用PAL结构。
由于这样的单元功能强大，一般的逻辑在单元内均可实现，因而其互连关系简单，一般通过集总总线既可实现。
电路的延时通常就是单元本身和集总总线的延时（通常在数纳秒至十几纳秒），但是同样集成规模的芯片中的触发器的数量少得多。
从上面分析可知道：小单元的FPGA较适合数据型系统，这种系统所需要的触发器数多，但是逻辑相对简单；大单元的CPLD较适合逻辑型系统，如控制器等，这种系统逻辑复杂，输入变量多，但触发器需求量相对较少。
反熔丝工艺只能一次性编程，EPROM EEPROM 和FLASH工艺可以反复的编程，但是他们一经编程片内逻辑就被固定。
他们都是只读型（ROM）编程，这类编程不仅可靠性较高还可以加密。
XILINX公司的FPGA芯片采用RAM型编程，相同集成规模的芯片中的触发器数目较多，功耗低，但是掉电后信息不能保存，必须与存储器联用。
每次上电时必须先对芯片配置，然后才能使用，这似乎是RAM型PLD的缺点，但是ROM型PLD中的编程信息在使用时是不能变化的，RAM型PLD却可以在工作时更换内容，实现不同的逻辑。
CPLD和FPGA的结构，性能对照：CPLD FPGA PROM集成规模：小（最大数万门）大（最高达百万门）单元粒度：大（PAL结构）小（PROM结构）互连方式：集总总线分段总线长线专用互连编程工艺：EPROM EEPROM FLASH SRAM编程类型：ROM RAM型须与存储器联用信息：固定可实时重构触发器数：少多单元功能：强弱速度：高低222222222222222222222222222222222222延迟：确定，可以预测不能确定不能预测功耗：高低加密性能：可加密不能加密适用场合：逻辑型系统数据型系统LCA（LOGIC CELL ARRAY）逻辑单元阵列CLB（CONFIGURABLE LOGIC BLOCK）可配置逻辑模块IOB（INPUT OUTOUT BLOCK）输入输出块Spartan-xl系列FPGA的主要特性SPARTAN-XL系列的FPGA具有低压，低功耗的特点。
fpga芯片参数
FPGA芯片参数1. 引言FPGA（Field-Programmable Gate Array）芯片是一种可编程逻辑器件，能够通过编程来实现特定的电路功能。
在设计和开发电子产品时，选择合适的FPGA芯片是非常重要的一环。
本文将深入探讨FPGA芯片的参数，以帮助读者更好地了解和选择适合自己需求的芯片。
2. FPGA芯片参数概述FPGA芯片的参数通常可以分为功能性参数和物理性能参数两大类。
功能性参数包括逻辑资源、存储资源、时钟资源等，而物理性能参数包括时钟频率、功耗、延迟等。
下面将详细介绍这些参数。
2.1 逻辑资源逻辑资源是指FPGA芯片中可用的逻辑单元数量。
常见的逻辑单元包括Look-Up Table（LUT）和寄存器。
LUT是FPGA中最基本的逻辑单元，用于实现各种逻辑功能。
寄存器用于存储数据和控制信号。
2.2 存储资源存储资源包括片上存储器（Block RAM）和分布式存储器。
片上存储器是FPGA芯片中用于存储大容量数据的存储单元，可以用于实现FIFO（First In, First Out）缓冲器、多媒体处理等应用。
分布式存储器是FPGA中分布在逻辑单元中的小容量存储单元，可以用于存储中间结果和配置信息。
2.3 时钟资源时钟资源是指FPGA芯片中可用的时钟信号数量和频率。
在设计中，时钟信号是非常重要的，可以用于同步各个逻辑单元的操作。
时钟资源越多，并且时钟频率越高，设计的灵活性和性能就越好。
2.4 时钟频率时钟频率是指FPGA芯片能够正常工作的最高频率。
时钟频率决定了FPGA芯片能够执行的操作数量和速度。
通常情况下，时钟频率越高，FPGA芯片的性能就越好。
然而，时钟频率也受到其他因素的影响，如逻辑复杂度、布局布线等。
2.5 功耗功耗是指FPGA芯片在运行时所消耗的能量。
功耗是一个非常重要的参数，特别是对于一些功耗敏感的应用场景。
通常情况下，功耗越低，FPGA芯片的使用寿命也就越长。
2.6 延迟延迟是指FPGA芯片完成某个操作所需的时间。
FPGA配置AS串行配置芯片方法
FPGA配置AS串行配置芯片方法（包括非EPCS系列芯片）QQ：740194480一、不含NIOS的FPGAEPCS配置方式配置SPI FLASH 芯片EPCS系列，ALTERA有两种方式，还只能配置EPCS系列。
1、直接配置如图，需要AS的下载插座,在QUARTUS II软件下编程有：PS,JTAG,AS..选择AS模式，按提示操作。
2、间接配置用JTAG，其实和一般的下载方式相比，这种下载方需要先把*.sof 文件转成*.jic 文件，然后在 JTAG模式下选择*.jic 文件下载即可。
这样FPGA 的程序调试和配置SPIFLASH芯片只要一个座。
网上可以找到图文并茂的文章。
《使用 JTAG 方式配置 EPCS芯片》。
二、epcs系列存配置与程序a)在SOPC builder里添加EPCS Device Controller Core，修改cpu里ResetVector为epcs_flash_controller。
b)编译后把sof文件格式转换成flash文件格式 sof2flash --epcs--input=example.sof --output=sof.flashc)把elf文件格式转换成flash文件格式: elf2flash --epcs--after=sof.flash --input=hello_word.elf--output=hello_epcs4.flash --boot=boot_loader_epcs.srec--after=sof.flash这是关键地方，必须把sof文件转换成的flash加上。
d)最后把程序通过JTAG下载到配置芯片 Nios2-flash-programmer --epcs--base=0x00001800 sof.flash Nios2-flash-programmer --epcs--base=0x00001800 hello_epcs4.flash 其中0x00001800基地址取决于SOPC builder中的定义，在烧写flash文件之前可能需先烧写example.sof文件。
fpga语法知识点总结
fpga语法知识点总结一、Verilog语言Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统级设计。
在FPGA设计中，Verilog语言常常用于描述逻辑功能和时序控制。
Verilog语言包括模块、端口、信号声明、组合逻辑、时序逻辑、行为模拟等部分。
1. 模块：Verilog中的模块是一个最基本的组织单位，它类似于面向对象编程中的类。
每个模块都有自己的输入输出端口和内部逻辑实现。
在FPGA设计中，通常会设计多个模块来实现不同的功能，然后将这些模块连接起来，构成一个完整的系统。
2. 端口：在Verilog中，端口用于定义模块与外部环境的接口。
端口可以被定义为输入端口（input）、输出端口（output）、双向端口（inout）等，用于进行与外部信号的通信。
3. 信号声明：在Verilog中，信号用于传递逻辑信息。
信号可以是单个的位（bit）信号，也可以是多位（bus）信号。
在FPGA设计中，对信号的声明和使用是非常重要的，可以影响到设计的性能和资源占用。
4. 组合逻辑：组合逻辑是一种不含时钟的逻辑电路，其输出仅由输入决定。
在Verilog中，组合逻辑常常使用逻辑运算符和条件语句来描述。
5. 时序逻辑：时序逻辑是一种包含时钟信号的逻辑电路，其输出由时钟信号和输入信号共同决定。
在FPGA设计中，时序逻辑和时序约束非常重要，可以影响到设计的时序性能。
6. 行为模拟：行为模拟是一种用于验证设计功能和性能的技术。
在Verilog中，可以使用行为模拟语句来描述设计的行为，并进行仿真验证。
二、VHDL语言VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统级设计。
在FPGA设计中，VHDL语言和Verilog语言一样，用于描述逻辑功能和时序控制。
VHDL语言包括实体、端口、信号声明、组合逻辑、时序逻辑、行为模拟等部分。
1. 实体：在VHDL中，实体是描述一个硬件单元的基本描述。
Xilinx-FPGA配置的一些细节
Xilinx-FPGA配置的一些细节Xilinx FPGA配置的一些细节2010年07月03日星期六 14:260 参考资料(1) Xilinx: Development System Reference Guide. dev.pdf, v10.1在Xilinx的doc目录下有。
(2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005在Xilinx网站上有，链接/bvdocs/appnotes/xap p138.pdf(3)Xilinx: Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007在Xilinx网站上有，链接/bvdocs/appnotes/xap p502.pdfGTS : 激活用户IO，之前都是高阻。
EOS : 表示配置结束DCI_MATCH : 表示所有的DCI(Digitally Controlled Impedance)控制器已经把内部电阻和外部参考电阻匹配完毕。
DCM_LOCK : 表示所有的DCM已经锁定。
这个选项默认是选中的。
因此，我们可以得出如下结论：（1）FPGA最后的Startup过程有8个周期，其中DONE变高仅仅是第4个周期。
因此，在DONE 变高之后还需要再给3个CCLK。
否则DONE虽然变高了，FPGA程序并没有正确运行。
（2）ISE会在设计中搜索用户是否使用了DCI，如果是，FPGA会使用2个周期的Start Up Phase，等待DCI匹配上。
即FPGA会在那儿等待，直到DCI匹配上。
如果我们在上位机读取了配置文件，获得了文件大小，我们把它写到负责加载V4的SP3里，然后CCLK时钟就不给了。
fpga工程师年终总结
fpga工程师年终总结篇一：FPGA研发牛人心得总结FPGA研发之道FPGA是个什么玩意？ FPGA是个什么玩意？首先来说：FPGA是一种器件。
其英文名 feild programable gate arry 。
很长，但不通俗。
通俗来说，是一种功能强大似乎无所不能的器件。
通常用于通信、络、图像处理、工业控制等不同领域的器件。
就像ARM、DSP等嵌入式器件一样，成为无数码农码工们情感倾泻而出的代码真正获得生命的地方。
只不过，一样的编程，却是不一样的思想。
嵌入式软件人员看到的是C。
而FPGA工程师看到是硬件描述语言，verilog或VHDL。
软件看到是函数、对象、重构。
FPGA工程师则是模块、流水、复用。
从现象上看，都是代码到下载程序再到硬件上运行。
不能只看现象而忽略本质。
FPGA 开发本质上是设计一颗IC，“**的身子，丫鬟的命”不是所有verilog/VHDL代码，都能获得青睐去流片成为真正的芯片，而更多的则成为运行在FPGA器件上，成为完成相同功能的替代品。
其实现的功能却一点也不逊色于百万身价流片的近亲。
从而成为独树一帜的行业。
FPGA开发的流程，是通过verilog/VHDL等硬件描述语言通过EDA工具编译、综合、布局布线成为下载文件，最终加载到FPGA器件中去，完成所实现的功能。
那硬件描述语言描述的是什么？这里描述的就是组合逻辑电路和时序逻辑电路。
组合逻辑电路就是大家所熟知的与门、或门、非门。
时序逻辑电路则是触发器。
数字芯片上绝大部分逻辑都是这两种逻辑实现的。
也就是基本上每个电子行业的人所学过的数字电路。
顺便说一下，感谢香农大师，在其硕士毕业论文就奠定了数字电路的的根基。
只不过在FPGA中，与或非的操作变成了查找表的操作。
于是所有的数字电路变成了查找表和寄存器，这就构成了FPGA的基础。
查找表负责逻辑实现，寄存器存储电路状态。
二者配合，双剑合璧，天衣无缝。
这是最初的FPGA的雏形。
现代FPGA内部出了查找表和寄存器之外，还有RAM块，用于存储大量的数据块，这是因为RAM块较寄存器来存储大量数据更能节省芯片实现的面积。
FPGA芯片配置方式及常见配置方法
FPGA芯片配置方式及常见配置方法
广义的来说，FPGA的配置包括直接使用下载电缆对FPGA器件进行编程、对外部EEPROM和FLASH进行编程、使用MPU对FPGA器件进行编程、外部EEPROM 和FLASH对器件进行编程等。
FPGA器件配置方式分三大类：主动配置、被动配置和JTAG配置。
主动配置：由FPGA器件引导配置操作过程。
被动配置：由计算机或控制器控制配置过程。
上电后，控制器件或主控器把存储在外部存储器中的数据送入FPGA器件内，配置完成之后将对器件I/O和寄存器进行初始化。
初始化完成后，进入用户模式，开始正常工作。
一旦设计者选定了FPGA系统的配置方式，需要将器件上的MSEL引脚设定为固定值，以指示当前所采用的配置方式。
常用的配置方式有：
PS配置（Passive Serial ConfiguraTIon）：被动串行配置
AS配置（AcTIve Serial ConfiguraTIon）：主动串行配置
PPS配置（Passive Parallel Synchronous ConfiguraTIon）：被动并行同步配置
FPP配置（Fast Passive Parallel Configuration）：快速被动并行配置
PPA配置（Passive Parallel Asynchronous Configuration）：被动并行异步配置
PSA配置（Passive Serial Asynchronous Configuration）：被动串行异步配置
JTAG配置（Joint Test Action Group Configuration）。
fpga,学习心得体会
fpga,学习心得体会篇一：FPGA学习心得大报告《FPGA技术基础》学习报告--课程内容学习心得姓名：学号：年级专业：指导教师：瞿麟 XX10401128 自动化101薛小军摘要从开始学FPGA到此刻粗略算来的话，已经有3个多月了，就目前而言，我并非确信自己算不算高手们所说的入门了，FPGA学习总结。
可是不管此刻的水平如何，此刻就总结一下自己学习它的感受或一些熟悉吧。
关键词FPGA DE2板 QuartusII软件 Verilog语言引言FPGA是什么？FPGA现状？如何学习FPGA？FPGA是现场可编程门阵列的简称，FPGA的应用领域最初为通信领域，但目前，随着信息产业和微电子技术的进展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热点的技术之一，应用范围遍及航空航天、医疗、通信、络通信、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热点领域。
并随着工艺的进步和技术的进展，向更多、更普遍的应用领域扩展。
愈来愈多的设计也开始以ASIC转向FPGA， FPGA正以各类电子产品的形式进入了咱们日常生活的各个角落。
正文（1）把握FPGA的编程语言在学习一门技术之前咱们往往从它的编程语言开始，犹如窗习单片机一样，咱们从C语言开始入门，当把握了C语言以后，开发单片机应用程序也就不是什么难事了。
学习FPGA也是如此，FPGA的编程语言有两种：VHDL和Verilog，这两种语言都适合用于FPGA的编程。
（2）FPGA实验尤其重要除学习编程语言之外，更重要的是实践，将自己设计的程序能够在真正的FPGA里运行起来，这时咱们需要选一块板子进行实验，咱们选择利用DE2板才进行实验。
初识DE2开发板DE2的资源DE2的资源超级丰硕，包括1. 核心的FPGA芯片-Cyclone II 2C35 F672C6，从名称能够看出，它包括有35千个LE，在Altera的芯片系列中，不算最多，但也绝对够用。
Altera下载操纵芯片- EPCS16和USB-Blaste对Jtag的支持。
关于fpga测试的总结
关于fpga测试的总结FPGA测试是在FPGA（Field Programmable Gate Array）芯片设计完成后的一项重要工作，旨在验证芯片的功能性、性能和稳定性。
通过FPGA测试，可以确保设计的芯片在实际应用中能够正常运行，满足设计需求。
本文将从FPGA测试的目的、流程和常见的测试方法等方面进行总结。
一、FPGA测试的目的FPGA测试的主要目的是验证芯片的功能性、性能和稳定性。
在设计FPGA芯片时，工程师会根据需求进行设计和开发，但设计的过程中难免会出现错误或不完善之处。
因此，通过FPGA测试可以发现并修复这些问题，确保芯片的功能和性能能够达到预期。
二、FPGA测试的流程FPGA测试的流程通常包括测试计划制定、测试环境搭建、测试用例设计、测试执行和测试结果分析等步骤。
1. 测试计划制定：在进行FPGA测试之前，需要制定详细的测试计划。
测试计划应包括测试的目标、测试的范围、测试的时间安排以及测试的资源需求等内容。
通过制定测试计划，可以确保测试工作有组织、有针对性地进行。
2. 测试环境搭建：测试环境的搭建是进行FPGA测试的基础。
测试环境应包括测试平台的搭建、测试工具的选择和搭建以及测试数据的准备等。
测试平台通常包括FPGA开发板、测试工具和测试设备等。
3. 测试用例设计：测试用例的设计是FPGA测试的核心。
测试用例应根据设计需求和测试目标来设计，覆盖到各个功能模块和不同的测试场景。
测试用例应包括输入数据、预期输出和实际输出等。
4. 测试执行：在测试执行阶段，需要按照测试计划和测试用例进行测试。
测试人员应按照预定的测试流程和步骤进行测试，并记录测试过程中的关键信息和结果。
5. 测试结果分析：测试结果的分析是FPGA测试的最后一步。
通过对测试结果的分析，可以判断芯片的功能和性能是否符合设计要求。
如果测试结果与预期结果不一致，需要对问题进行定位和修复。
三、FPGA测试的常见方法FPGA测试方法主要包括静态测试和动态测试两种。
fpga课程设计心得体会
fpga课程设计心得体会FPGA（Field-Programmable Gate Array）是一种可重构的数字电路集成电路，广泛应用于数字电路设计和嵌入式系统开发。
在我参加的FPGA课程设计中，我积累了宝贵的经验和体会，现在我将和大家分享其中的收获。
项目选择：在课程开始时，我们需要选择一个合适的FPGA项目。
这个选择对于我们的学习和实践至关重要。
我选择了一个基于FPGA的音频信号处理器设计。
这个项目结合了我的兴趣和学习目标，并且具备一定的挑战性，使我能够全身心地投入其中。
项目规划：在开始进行FPGA课程设计之前，项目规划是必不可少的。
首先，我明确了项目的整体目标和阶段性目标，并制定了详细的时间表。
我也仔细分析了项目需要的资源和技术要求，并制定了相应的解决方案。
这样的规划使得我在整个项目过程中始终保持有序，充分利用时间和资源。
学习FPGA工具：在FPGA课程设计中，熟练掌握FPGA开发工具是至关重要的。
对于我来说，我选择了Xilinx公司的Vivado软件作为主要工具。
学习使用这个工具需要耐心和时间。
我通过观看在线视频教程和参考官方文档等途径，逐步掌握了Vivado的使用方法。
熟练掌握FPGA工具是项目顺利进行的基础。
电路设计与仿真：在FPGA课程设计中，电路设计与仿真是不可或缺的环节。
我首先进行了相应电路的设计，在设计过程中，我严格按照课程要求和项目规划进行。
接着，我利用Vivado软件进行电路的仿真，确保电路的功能和性能都符合预期。
在仿真过程中，我要仔细排查和修正可能存在的问题，以确保电路设计的准确性。
编写约束文件：FPGA设计中，约束文件的编写也是非常重要的。
约束文件定义了电路设计在FPGA芯片上的布局、时钟频率等重要信息。
编写约束文件需要对FPGA芯片的规格和设计要求有深入的了解。
我仔细研究了我所选择的芯片的数据手册，并根据项目需要编写了相应的约束文件。
合理编写约束文件有助于提高电路的运行稳定性和性能。
FPGA开发全攻略——配置电路
FPGA开发全攻略——配置电路展开全文配置电路FPGA配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及JTAG模式。
典型的主模式都是加载片外非易失( 断电不丢数据) 性存储器中的配置比特流，配置所需的时钟信号( 称为CCLK) 由FPGA内部产生，且FPGA控制整个配置过程。
从模式需要外部的主智能终端( 如处理器、微控制器或者DSP等) 将数据下载到FPGA中，其最大的优点就是FPGA 的配置数据可以放在系统的任何存储部位，包括：Flash、硬盘、网络，甚至在其余处理器的运行代码中。
JTAG 模式为调试模式，可将PC 中的比特文件流下载到FPGA中，断电即丢失。
此外，目前赛灵思还有基于Internet 的、成熟的可重构逻辑技术System ACE解决方案。
(1) 主模式在主模式下，FPGA上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；主模式根据比特流的位宽又可以分为：串行模式( 单比特流) 和并行模式( 字节宽度比特流) 两大类。
如：主串行模式、主SPI Flash 串行模式、内部主SPI Flash串行模式、主BPI 并行模式以及主并行模式，如图5-19所示。
(2) 从模式在从模式下，FPGA 作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。
从模式也根据比特流的位宽不同分为串、并模式两类，具体包括：从串行模式、JTAG模式和从并行模式三大类，其概要说明如图5-20所示。
(3)JTAG模式在JTAG模式中，PC和FPGA通信的时钟为JTAG接口的TCLK，数据直接从TDI进入FPGA，完成相应功能的配置。
图5-19 常用主模式下载方式示意图图5-20 常用的从模式下载方式示意图目前，主流的FPGA芯片都支持各类常用的主、从配置模式以及JTAG，以减少配置电路失配性对整体系统的影响。
在主配置模式中，FPGA自己产生时钟，并从外部存储器中加载配置数据，其位宽可以为单比特或者字节；在从模式中，外部的处理器通过同步串行接口，按照比特或字节宽度将配置数据送入FPGA芯片。
fpga配置芯片
fpga配置芯片FPGA（Field-Programmable Gate Array）是一种灵活可编程的芯片，可以通过配置来实现不同的电路功能。
它拥有矩阵式的可编程逻辑单元（PLU）和可编程的连线资源（Interconnect）。
配置芯片是将特定的逻辑电路输出信号烧录到FPGA内部的存储器中，使其在运行时能够按照所需的功能来工作。
FPGA配置芯片的过程主要包括以下几个步骤：1. 设计和编写硬件描述语言（HDL）代码：首先，需要使用HDL语言（如Verilog、VHDL）来描述所需的逻辑电路功能。
HDL代码可以分为结构化编程和行为编程两种方式，具体编写的内容包括输入输出端口的定义、逻辑门的连接等。
2. 仿真和验证设计：在进行配置芯片之前，需要使用仿真工具对HDL代码进行验证，确保设计的正确性。
通过仿真可以检查逻辑电路是否按照预期工作，并可以进行调试和优化。
3. 合成：合成是将HDL代码转换为实际的逻辑电路的过程。
合成工具将HDL代码进行优化和转换，生成一个包含逻辑门和连线的网络表示。
4. 实现：在实现过程中，将逻辑网进行布局和布线，将逻辑门放置在FPGA芯片的逻辑单元中，并将它们之间的连线连接起来。
布局是指确定逻辑门在FPGA芯片上的位置，布线是指将逻辑门之间的连接线路连接起来，确保信号能够正确传输。
5. 生成比特流文件：配置芯片的最后一步是将实现的电路转化为比特流文件。
这些文件包含了逻辑门和连线的配置信息，以及其他必要的控制信号等。
6. 下载比特流文件：最后，在配置芯片的时候，需要将比特流文件下载到FPGA芯片的内存中。
下载可以通过专用的下载线缆或者其他接口来进行。
FPGA配置芯片的优点是它的可编程性和灵活性。
通过重新配置FPGA芯片，可以实现不同的电路功能，极大地提高了开发和测试的效率。
同时，FPGA配置芯片还可以减少硬件设计的成本和时间，并且能够快速响应市场需求的变化。
总的来说，FPGA配置芯片是将特定的逻辑电路功能烧录到FPGA芯片中的过程，它通过硬件描述语言的编写和优化、仿真和验证设计、合成、实现、生成比特流文件和下载等步骤来完成。
FPGA配置方式总结
1 FPGA器件有三类配置下载方式：主动配置方式AS和被动配置方式PS和最常用的JTAG配置方式;主动串行AS由FPGA器件引导配置操作过程,它控制着外部存储器和初始化过程,EPCS系列.如EPCS1,EPCS4配置器件专供AS模式,目前只支持StratixII和Cyclone系列;使用Altera串行配置器件来完成;Cyclone器件处于主动地位,配置器件处于从属地位;配置数据通过DATA0引脚送入FPGA;配置数据被同步在DCLK输入上,1个时钟周期传送1位数据;AS配置器件是一种非易失性、基于flash存储器的存储器,用户可以使用altera的ByteBlasterII加载电缆、altera的“alteraprogrammingunit”或者第三方的编程器来对配置芯片进行编程;它与FPGA的接口为以下简单的4个信号线：.串行时钟输入DCLK：是在配置模式下FPGA内部的振荡器oscillator产生的,在配置完成后,该振荡器将被关掉;工作时钟在20MHz左右,而fastAS方式下stratixII和cycloneII支持该种配置方式,DCLK时钟工作在40MHz左右,在altera的主动串行配置芯片中,只有EPCS16和EPCS64的DCLK可以支持到40MHz,EPCS1和EPCS4只能支持20MHz;.AS控制信号输入ASDI.片选信号nCS；.串行数据输出DATA;多片配置：控制配置芯片的FPGA为“主”,其后面的FPGA为“从”;主片的nCE需要直接接地,其nCEO输出脚驱动从片的nCE,而从片的nCEO悬空,nCEO脚在FPGA未配置时输出为低;这样,AS 配置芯片中的配置数据首先写到主片的FPGA中,当其接收到它的所有的配置数据以后,随即驱动nCEO信号为高,使能从片的FPGA,这样配置芯片后面的读出的数据将被写入到从片的FPGA中;在生成配置文件对串行配置器件编程时,QuartusII工具需要将两个配置文件合并到一个AS配置文件中,编程到配置器件中;如果这两个FPGA的配置数据完全一样,就可以将从片的nCE也直接接地,这样只需要在配置芯片中放一个配置文件,两个FPGA同时配置;被动串行PS：PS被动串行则由外部计算机或控制器控制配置过程;所有alteraFPGA都支持这种配置模式;通过altera的下载电缆、加强型配置器件EPC16,EPC8,EPC4等配置器件或智能主机如微处理器和CPLD来完成,在PS配置期间,配置数据从外部储存部件这些存储器可以是altera配置器件或单板上的其他flash器件,通过DATA0引脚送入FPGA;配置数据在DCLK上升沿锁存,1个时钟周期传送1位数据;FPP快速被动并行：该配置模式只有在stratix系列和APEXII中支持；PPA被动并行异步：该配置模式在stratix系列、APEXII、APEX20K、mercury、ACEX1K和FLEX10K中支持；PPS被动并行同步：这种模式只有一些较老的器件支持,APEXII、APEX20K、mercury、ACEX1K 和FLEX10K;PSA被动串行异步：只有在FLEX6000器件中支持;是使用最多的一种配置方式;与FPGA的信号接口:.DCLK配置时钟；.DATA0配置数据；.nCONFIG配置命令；.nSTATUS状态信号；.CONF_DONE配置完成指示;在PS方式下,FPGA处于完全被动的地位;FPGA接收配置时钟、配置命令和配置数据,给出配置的状态信号以及配置完成指示信号等;PS配置可以使用altera的配置器件EPC1、EPC4等,可以使用系统中的微处理器,也可以使用单板上的CPLD,或者altera的下载电缆,不管配置的数据源从哪里来,只要可以模拟出FPGA需要的配置时序来,将配置数据写入FPGA就可以;在上电以后,FPGA会在nCONFIG管脚上检测到一个从低到高的跳变沿,因此可以自动启动配置过程;支持多片配置方式;JTAG配置方式：JTAG接口是一个业界标准,主要用于芯片测试等功能,使用联合边界扫描接口引脚,支持JAMSTAPL标准,可以使用Altera下载电缆或主控器来完成;JTAG接口是一个业界标准接口,主要用于芯片测试等功能;alteraFPGA基本上都可以支持JTAG 命令来配置FPGA的方式,而且JTAG配置方式比其他任何方式优先级都高;JTAG接口有4个必需的信号TDI,TDO,TMS和TCK以及1个可选信号TRST构成,其中：.TDI,用于测试数据的输入；.TDO,用于测试数据的输出；.TMS,模式控制管脚,决定JTAG电路内部的TAP状态机的跳变；.TCK,测试时钟,其他信号线都必须与之同步；.TRST,可选,如果JTAG电路不用,可以讲其连到GND;用户可以使用altera的下载电缆,也可以使用微处理器等智能设备从JTAG接口设置FPGA; nCONFIG、MESL和DCLK信号都是用在其他配置方式下;如果只用JTAG配置,则需要将nCONFIG 拉高,将MSEL拉成支持JTAG的任一方式,并将DCLK拉成高或低的固定电平;JTAG配置方式支持菊花链方式,级联多片FPGA;FPGA在正常工作时,它的配置数据存储在SRAM中,加电时须重新下载;在实验系统中,通常用计算机或控制器进行调试,因此可以使用PS;在实用系统中,多数情况下必须由FPGA主动引导配置操作过程,这时FPGA将主动从外围专用存储芯片中获得配置数据,而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去;专用配置器件：epc型号的存储器常用配置器件：epc2,epc1,epc4,epc8,epc1441现在好象已经被逐步淘汰了等;对于cyclonecycloneII系列器件,ALTERA还提供了针对AS方式的配置器件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他们只适用于cyclone系列.除了AS和PS等单BIT配置外,现在的一些器件已经支持PPS,FPS等一些并行配置方式,提升配置了配置速度;当然所外挂的电路也和PS有一些区别;还有处理器配置比如JRUNNER等等,如果需要再baidu吧,至少不下十种;比如Altera公司的配置方式主要有PassiveSerialPS,ActiveSerialAS,FastPassiveParallelFPP,PassiveParallelSynchronousPP S,PassiveParallelAsynchronousPPA,PassiveSerialAsynchronousPSA,JTAG等七种配置方式,其中Cyclone支持的配置方式有PS,AS,JTAG三种.2 FPGA配置过程：在FPGA正常工作时,配置数据存储在SRAM中,这个SRAM单元也被称为配置存储器configureRAM;由于SRAM是易失性存储器,因此在FPGA上电之后,外部电路需要将配置数据重新载入到芯片内的配置RAM中;在芯片配置完成之后,内部的寄存器以及I/O管脚必须进行初始化initialization,等到初始化完成以后,芯片才会按照用户设计的功能正常工作,即进入用户模式;FPGA上电以后首先进入配置模式configuration,在最后一个配置数据载入到FPGA以后,进入初始化模式initialization,在初始化完成后进入用户模式user-mode;在配置模式和初始化模式下,FPGA的用户I/O处于高阻态或内部弱上拉状态,当进入用户模式下,用户I/O就按照用户设计的功能工作;alteraFPGA配置全过程：一个器件完整的配置过程将经历复位、配置和初始化等3个过程;FPGA 正常上电后,当其nCONFIG管脚被拉低时,器件处于复位状态,这时所有的配置RAM内容被清空,并且所有I/O处于高阻态,FPGA的状态管脚nSTATUS和CONFIG_DONE管脚也将输出为低;当FPGA 的nCONFIG管脚上出现一个从低到高的跳变以后,配置就开始了,同时芯片还会去采样配置模式MSEL管脚的信号状态,决定接受何种配置模式;随之,芯片将释放漏极开路open-drain输出的nSTATUS管脚,使其由片外的上拉电阻拉高,这样,就表示FPGA可以接收配置数据了;在配置之前和配置过程中,FPGA的用户I/O均处于高阻态;在接收配置数据的过程中,配置数据由DATA管脚送入,而配置时钟信号由DCLK管脚送入,配置数据在DCLK的上升沿被锁存到FPGA中,当配置数据被全部载入到FPGA中以后,FPGA上的CONF_DONE信号就会被释放,而漏极开路输出的CONF_DONE信号同样将由外部的上拉电阻拉高;因此,CONF_DONE管脚的从低到高的跳变意味着配置的完成,初始化过程的开始,而并不是芯片开始正常工作;INIT_DONE是初始化完成的指示信号,它是FPGA中可选的信号,需要通过QuartusII工具中的设置决定是否使用该管脚;在初始化过程中,内部逻辑、内部寄存器和I/O寄存器将被初始化,I/O 驱动器将被使能;当初始化完成以后,器件上漏极开始输出的INIT_DONE管脚被释放,同时被外部的上拉电阻拉高;这时,FPGA完全进入用户模式,所有的内部逻辑以及I/O都按照用户的设计运行,这时,那些FPGA配置过程中的I/O弱上拉将不复存在;不过,还有一些器件在用户模式下I/O也有可编程的弱上拉电阻;在完成配置以后,DCLK信号和DATA管脚不应该被浮空floating,而应该被拉成固定电平,高或低都可以;如果需要重新配置FPGA,就需要在外部将nCONFIG重新拉低一段时间,然后再拉高;当nCONFIG 被拉低吼,nSTATUS和CONF_DONE也将随即被FPGA芯片拉低,配置RAM被清,所有I/O都变成三态;当nCONFIG和nSTATUS都变为高时,重新配置就开始了;3 对FPGA芯片的配置中,可以采用AS模式的方法,如果采用EPCS的芯片,通过一条下载线进行烧写的话,那么开始的"nCONFIG,nSTATUS"应该上拉,要是考虑多种配置模式,可以采用跳线设计;让配置方式在跳线中切换,上拉电阻的阻值可以采用10K4 在PS模式下tip:如果你用电缆线配置板上的FPGA芯片,而这个FPGA芯片已经有配置芯片在板上,那你就必须隔离缆线与配置芯片的信号;一般平时调试时不会把配置芯片焊上的,这时候用缆线下载程序.只有在调试完成以后,才把程序烧在配置芯片中,然后将芯片焊上.或者配置芯片就是可以方便取下焊上的那种.这样出了问题还可以方便地调试.在AS模式下tip:用过一块板子用的AS下载,配置芯片一直是焊在板子上的,原来AS方式在用线缆对配置芯片进行下载的时候,会自动禁止对FPGA的配置,而PS方式需要电路上隔离;5 一般是用jtag配置epc2和flex10k,然后epc2用ps方式配置flex10k.这样用比较好.这是我在网上看到的,可以这样用吗怀疑中望达人告知.6 下载电缆,Altera下的下载电缆分为byteblaster和byteblasterMV,以及ByteBlasterII,现在还推出了基于USB-blaster.由于BB基本已经很少有人使用,而USB-Blaster现在又过于昂贵,这里就说一下BBII和BBMV的区别.BBII支持多电压供电,,,;BBII支持三种下载模式:AS,可对Altera的As串行配置芯片EPCS系列进行编程PS,可对FPGA进行配置JTAG,可对FPGA,CPLD,即Altera配置芯片EPC系列编程而BBMV只支持PS和JTAG7 一般在做FPGA实验板,如cyclone系列的时候,用AS+JTAG方式,这样可以用JTAG方式调试,而最后程序已经调试无误了后,再用AS模式把程序烧到配置芯片里去,而且这样有一个明显的优点,就是在AS模式不能下载的时候,可以利用Quartus自带的工具生成JTAG模式下可以利用的jic文件来验证配置芯片是否已经损坏,方法祥见附件这是骏龙的人写的,摘自咱们的坛子,如有版权问题,包涵包涵.8 Altera的FPGA可以通过单片机,CPLD等加以配置,主要原理是满足datasheet中的时序即可,这里我就不多说了,有兴趣的朋友可以看看下面几篇文章,应该就能够明白是怎么回事了.9 配置时,quartus软件操作部分：1.assignment-->device-->device&pinoptions-->选择configurationscheme,configuarationmode,configurationdevice,注意在不支持远程和本地更新的机器中configurationmode不可选择,而configurationdevice中会根据不同的配置芯片产生pof文件,如果选择自动,会选择最小密度的器件和适合设计2.可以定义双口引脚在配置完毕后的作用,在刚才的device&pinoption-->dual-purposepins-->,可以在配置完毕后继续当I/O口使用3.在general菜单下也有很多可钩选项,默认情况下一般不做改动,具体用法参见alteraconfigurationhandbook,volume2,sectionII.4关于不同后缀名的文件的适用范围:sofSRAMObjectFile：当直接用PS模式下将配置数据下到FPGA里用到、USBASTER,MASTERBLASER,BBII,BBMV适用、quartusII会自动生成,所有其他的配置文件都是由sof生成的.pofProgrammerObjectFile也是由quartusII自动生成的,BBII适用,AS模式下将配置数据下到配置芯片中rbfRawBinaryFile用于微处理器的二进制文件.在PS,FPP,PPS,PPA配置下有用处rpdRawProgramingDataFile包含bitstream的二进制文件,可用AS模式配置,只能由pof文件生成hexhexadecimalfile这个就不多说了,单片机里很多ttfTabularTextFile适用于FPP,PPS,PPA,和bit-widePS配置方式sbfSerialBitstreamFile用PS模式配置Flex10k和Flex6000的jamJamFile专门用于program,verigy,blank-check。
FPGA 器件的配置方式和配置文件
FPGA 器件的配置方式和配置文件Altera 公司生产的具有ICR 功能的FPGA 器件有FLEX6000、FLEX10K、APEX 和ACEX 等系列。
它们的配置方式可分为PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）和JTAG（Joint Test Action Group）等五种方式。
这五种方式都能适用于单片机配置。
PS 方式因电路简单，对配置时钟的要求相对较低，而被广泛应用。
CPU 仅需要利用5 个I/O 脚与FPGA 相连，就实现了PS 方式的硬件连接，具体信号被动串行工作过程：当nconfig 产生下降沿脉冲时启动配置过程，在dclk 上升沿，将数据移入目标芯片。
在配置过程中，系统需要实时监测，一旦出现错误，nSTATUS 将被拉低，系统识别到这个信号后，立即重新启动配置过程。
配置数据全部正确地移入目标芯片内部后，CONF_DONE 信号跳变为高，此后，DCLK 必须提供几个周期的时钟（具体周期数与DCLK 的频率有关），确保目标芯片被正确初始化，进入用户工作模式。
Altera 的MAX+PLUS II 或Quartus II 开发工具可以生成多种配置或编译文件，用于不同配置方法的配置系统，而对于不同系列的目标器件配置数据的大小也不同，配置文件的大小一般有.rbf 文件决定。
.rbf 文件即二进制文件。
该文件包括所有的配置数据，一个字节的 .rbf文件有8 位配置数据，每一字节在配置时最低位最先被装载。
微处理器可以读取这个二进制文件，并把它装载到目标器件中。
Altera 提供的软件工具不自动生成 .rbf 文件，须按照下面的步骤生成：①在MAX+PLUS II 编译状态，选择文件菜单的变换SRAM 目标文件命令；②在变换SRAM 目标文件对话框，指定要转换的文件并且选择输出文件格式为.rbf(Sequential)，然后确定。
配置操作过程：CPU 按下列步骤操作I/O 口线，即可完成对FPGA 的配置：1、nCONFIG="0"、DCLK="0"，保持2μS 以上。
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FPGA配置芯片1.Altera FPGA器件有三类配置下载方式：主动配置方式（AS）和被动配置方式（PS）和最常用的(JTAG)配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。
使用Altera串行配置器件来完成。
Cyclone期间处于主动地位，配置期间处于从属地位。
配置数据通过DATA0引脚送入FPGA。
配置数据被同步在DCLK 输入上，1个时钟周期传送1位数据。
(见附图)PS则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。
配置数据在DCLK 上升沿锁存，1个时钟周期传送1位数据。
(见附图)JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEE Std 1149.1联合边界扫描接口引脚，支持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。
FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。
在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。
在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。
专用配置器件：epc型号的存储器常用配置器件：epc2,epc1,epc4,epc8,epc1441(现在好象已经被逐步淘汰了)等对于cyclone cycloneII系列器件,ALTERA还提供了针对AS方式的配置器件,EPCS系列.如EPCS1,EPCS4配置器件也是串行配置的.注意,他们只适用于cyclone系列.除了AS和PS等单BIT配置外，现在的一些器件已经支持PPS，FPS等一些并行配置方式，提升配置了配置速度。
当然所外挂的电路也和PS有一些区别。
还有处理器配置比如JRUNNER 等等，如果需要再baidu吧，至少不下十种。
比如Altera公司的配置方式主要有Passive Serial(PS),Active Serial(AS),Fast Passive Parallel(FPP),Passive Parallel Synchronous(PPS),Passive Parallel Asynchronous(PPA),Passive Serial Asynchronous(PSA),JTAG等七种配置方式，其中Cyclone支持的配置方式有PS，AS，JTAG三种.对FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通过一条下载线进行烧写的话，那么开始的"nCONFIG,nSTATUS"应该上拉，要是考虑多种配置模式，可以采用跳线设计。
让配置方式在跳线中切换,上拉电阻的阻值可以采用10K在PS模式下tip:如果你用电缆线配置板上的FPGA芯片,而这个FPGA芯片已经有配置芯片在板上,那你就必须隔离缆线与配置芯片的信号.(祥见下图).一般平时调试时不会把配置芯片焊上的,这时候用缆线下载程序.只有在调试完成以后,才把程序烧在配置芯片中, 然后将芯片焊上.或者配置芯片就是可以方便取下焊上的那种.这样出了问题还可以方便地调试.在AS模式下tip: 用过一块板子用的AS下载，配置芯片一直是焊在板子上的，原来AS方式在用线缆对配置芯片进行下载的时候，会自动禁止对FPGA的配置，而PS方式需要电路上隔离。
一般是用jtag配置epc2和flex10k,然后epc2用ps方式配置flex10k.这样用比较好.（这是我在网上看到的,可以这样用吗?怀疑中）望达人告知.下载电缆,Altera下的下载电缆分为byteblaster和byteblasterMV,以及ByteBlaster II,现在还推出了基于USB-blaster.由于BB基本已经很少有人使用,而USB-Blaster现在又过于昂贵,这里就说一下BBII 和BBMV的区别.BBII支持多电压供电5.5v,3.3v,2.5v,1.8v;BBII支持三种下载模式:AS,可对Altera的As串行配置芯片(EPCS系列)进行编程PS,可对FPGA进行配置JTAG,可对FPGA,CPLD,即Altera配置芯片(EPC系列)编程而BBMV只支持PS和JTAG6,一般在做FPGA实验板,(如cyclone系列)的时候,用AS+JTAG方式,这样可以用JTAG方式调试,而最后程序已经调试无误了后,再用AS模式把程序烧到配置芯片里去,而且这样有一个明显的优点,就是在AS 模式不能下载的时候,可以利用Quartus自带的工具生成JTAG模式下可以利用jic文件来验证配置芯片是否已经损坏,方法祥见附件.7.Altera的FPGA可以通过单片机,CPLD等加以配置,主要原理是满足datasheet中的时序即可,这里我就不多说了,有兴趣的朋友可以看看下面几篇文章,应该就能够明白是怎么回事了.8.配置时,quartus软件操作部分：(1).assignment-->device-->device&pin options-->选择configuration scheme,configuaration mode,configuration device,注意在不支持远程和本地更新的机器中configuration mode不可选择,而configuration device中会根据不同的配置芯片产生pof文件,如果选择自动,会选择最小密度的器件和适合设计(2).可以定义双口引脚在配置完毕后的作用,在刚才的device&pin option-->dual-purpose pins-->,可以在配置完毕后继续当I/O口使用(3).在general菜单下也有很多可钩选项,默认情况下一般不做改动,具体用法参见altera configuration handbook,volume2,sectionII.(4)关于不同后缀名的文件的适用范围:sof(SRAM Object File)当直接用PS模式下将配置数据下到FPGA里用到,USB BLASTER,MASTERBLASER,BBII,BBMV适用,quartusII会自动生成,所有其他的配置文件都是由sof 生成的.pof(Programmer Object File)也是由quartusII自动生成的,BBII适用,AS模式下将配置数据下到配置芯片中rbf(Raw Binary File)用于微处理器的二进制文件.在PS,FPP,PPS,PPA配置下有用处rpd(Raw Programing Data File)包含bitstream的二进制文件,可用AS模式配置,只能由pof文件生成hex(hexadecimal file)这个就不多说了,单片机里很多ttf(T abular Text File)适用于FPP,PPS,PPA,和bit-wide PS配置方式sbf(Serial Bitstream File)用PS模式配置Flex 10k和Flex6000的jam(Jam File)专门用于program,verigy,blank-checkFPGA配置方式和配置器件介绍配置，就是对FPGA的内容进行编程的一个过程。
在一般的应用中，都是选择用Altera的配置芯片配合完成配置过程。
在Altera的产品中，可以根据FPGA在整个配置过程的角色，可以分为3类：FPGA主动方式（AS）;FPGA被动方式（PS）;JTAG方式。
在FPGA主动方式下（以下简称AS），由板上的FPGA主动输出输出控制和同步信号给Altera专用的一种串行配置芯片（如EPCS1等），在配置芯片收到命令后，就把配置芯片数据发到FPGA，完成配置过程。
注意：该方式只能与Altera提供的主动串行配置芯片配合使用（即EPCS系列），该配置方式只有在Stratix II系列和Cyclone系列(包括I,II,III代)中使用。
在FPGA被动方式下，由系统的其他设备发起并控制配置过程。
这些设备包括Altera的配置芯片（EPC系列），或者是微控制器（如单片机），CPLD等。
FPGA完全处于被动地位，只是简单的输出一些状态信号配合配置过程。
在FPGA被动方式中，包括被动串行（PS）,快速被动并行（FPP）,被动并行同步（PPS）,被动并行异步（PPA）等。
我们主要介绍一下最常用的，具有代表性的PS模式。
PS模式是所有Altera FPGA都支持的，一般最常见的是用Altera的配置芯片EPC系列来完成配置过程。
在做PS配置时，FPGA配置数据从存储器（一般是EPC系列）里读出，在时钟的上升沿到来时降数据打入FPGA。
JTAG是IEEE 1149.1边界扫描测试的标准接口，主要用于芯片的测试等功能。
Altera FPGA基本上都支持由JTAG命令来配置FPGA的方式，而且JTAG的配置方式比其他任何一种配置方式都高级。
不同的Altera FPGA系列所支持的配置方式：下面介绍下配置芯片：Altera的配置芯片可以分为以下三种：1．增强型配置器件：EPC16,EPC8,EPC42．AS串行配置器件：EPCS64,EPCS16,EPCS4和EPCS1 3．普通配置器件：EPC2,EPC1和EPC1441如下是各个配置芯片的属性：增强型配置器件：AS串行配置器件：普通配置器件：增强型配置器件可以支持对大容量FPGA单元的配置，可以由JTAG接口进行在线系统编程（ISP）普通配置器件容量较小，其中只有EPC2具有可重复编程的特点。
AS配置芯片是专为为Stratix II,Cyclone系列（包括I,II,III代）设计的单片、低成本的配置芯片，可以由下载电缆进行可重复编程。
漫谈xilinx FPGA 配置电路这里要谈的时xilinx的spartan-3系列FPGA的配置电路。
当然了，其它系列的FPGA配置电路都是大同小异的，读者可以类推，重点参考官方提供的datasheet，毕竟那才是最权威的资料。
这里特权同学只是结合自己的理解，用通俗的语言作一点描述。
所谓典型，这里要列出一个市面上最常见的spartan-3的xc3s400的配置电路。
所有spartan-3的FPGA配置电路的链接方式都是一样的。
Xc3s400是40万门FPGA，它的ConfigurationBitstream虽然只有1.699136Mbit，但是它还是需要2Mbit的配置芯片XCF02S，不能想当然的以为我的设计简单，最多用到1Mbit，那么我选XCF01S（1Mbit）就可以了。