ADI实验室电路-带抗混叠滤波器的宽带接收机
ADI电路实验室电路说明书-AD7685
Rev.0Circuits from the Lab™ circuits from Analog Devices have been designed and built by Analog Devices engineers. Standard engineering practices have been employed in the design and construction of each circuit, and their function and performance have been tested and verified in a lab environment atroom temperature. However, you are solely responsible for testing the circuit and determining its suitability and applicability for your use and application. Accordingly, in no event shall Analog Devices be liable for direct, indirect, special, incidental, consequential or punitive damages due to any cause One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: /zh电路笔记CN-0213连接/参考器件16位、250 kSPS PulSAR® ADC，采用MSOP/QFN封装AD7685Circuit from the Lab™实验室电路是经过测试的电路设计，用于解决常见的设计挑战，方便设计人员轻松快捷地实现系统集成。
ADI推出8通道超声模拟前端(AFE) AD9675
ADI 推出8 通道超声模拟前端（AFE）AD9675
北京2013 年2 月27 日-- Analog Devices，Inc. （NASDAQ:ADI），全球领先的高性能信号处理解决方案供应商，最近推出了8 通道超声模拟前端（AFE）AD9675，该器件内置片内RF 抽取器和JESD204B 串行接口，针对中高端便携式和手推式医用及工业超声系统而设计。
该器件集成了八通道的
低噪声放大器、可变增益放大器、抗混叠滤波器以及14 位模数转换器，具有
业界最高的采样速率（125 MSPS）和最佳的信噪比（75 dB SNR）性能，超声成像质量更佳。
片内RF 抽取器使ADC 可以过采样，在保持低数据I/O 速
率的同时提供增强的SNR，以实现更优画质。
5 Gbps JESD204B 串行接口与其它数据接口标准相比，可减少多达80%的超声系统I/O 数据路由。
该特性
简化了超声电路板的设计，同时更好地满足了工业上对于更高数据速率、更
多通道数以及更高图像分辨率的要求。
第二个型号AD9674 具有相同的基本
功能，但是采用了标准LVDS 接口。
AD9675 和AD9674 是ADI 公司屡获殊
荣的八通道超声接收器产品组合的最新产品。
ADI 推出低成本八通道超声接收器AD9675-AD9674
AD9675 和AD9674 均采用节约空间的144 引脚、10 mm x 10 mm BGA 封装，与AD9670/AD9671 引脚兼容，让需要降低成本和数字化功能有限的设
计能够轻松升级。
一种Sigma-DeltaADC中抽取滤波器的研究
重庆大学硕士学位论文ABSTRACTThis thesis focuses on the study and design a digital decimation filter in the Sigma-Delta ADC which used in the high-end audio device. Because of the merits, such as high-linearity, high-resolution and easy integratoin with digital circuit, it is widely used in the area of audio process, wireless communication and precision measurement. As the advance of the technology, Sigma-Delta ADC will be used in the wideband field, such as the digital video process. The Sigma-Delta ADC has two main parts, the frontend modulator and backend digital decimation filter. The modulator has two functions, the first is oversampling the input, the second is moving the qualitazation noise to higher frequency which called noiseshaping. The backend decimation filter downsamples the signal to the Nyquist Rate，at the same time，filters out the out-of-band quantization noise which be shaped by the modulator. So，the SNR in the baseband rises.The followings are the main content done in this thesis.Firstly, the whole design adopt a Top-down approach. Base on the specification that system must meet, the stucture and type of the filter need to be choosen in the beginning. The filter is implement with multistage multirate stucture. The CIC filter is choosen to be the first stage, followed by two stage of halfband filter and one CIC compensation filter. After comparing and analysis, the CIC compensation filter locates between the two halfband filters is the best choice for calculation efficient. At the same time, for further increase the calculation efficient, the last three stage use a two-phase structure which let the operation of the filter at the downsampled rate.Secondly, the filter is designed in the Matlab with FDAtool toolbox and Fdesign toolbox. The stopband attenuation of the filter is 120dB, passband ripple less than 0.01dB. Also the filter supports 24/20/16 bits output wordwidth, 96/48 kHz output frequency. After the coefficients of the flilter is calculated, they need to be coded into CSD. Due to the wordlength of the coefficient and the output have the effect on the resolution of the filter, after analysis, this design adopt 24 bit coefficient quantization and the most 24 bit output wordlength for meeting the design specifications.Thirdly, the design and testbench are written by Verilog HDL. Using Simulink which embeded in the Matlab and Sdtoolbox to build the model of the Sigma-Delta modulator. Thismodel is used to generate the dataflow of output of the modulator which is used to simulate and validate the function of the filter in the Modelsim.Finally, after validation the code, the next step of the design is synthesis the Verilog HDL by Design Compiler to get the netlist. Then the layout of the design can be achieved by the Auto-Place-and-Route tool, Astro. The technology library in my design is 0.18 um standard cell library. The area of the chip is 1.7mm*1.7mm. As such design adopts the top-down design method, it has good capability of duplication and transplantation. The operation of digital filter is a pure DSP process, so it is suitable for the use of FPGA to implement the filter. At last, Quartus, a FPGA software, is used to simulate the implement of the filter in the FPGA.Keywords: Sigma-Delta ADC, CSD, Decimation filter, CIC filter1 绪论1.1 引言根据“国际半导体技术路线”（International Technology Roadmap for Semiconductor, ITRS）的报告，CMOS工艺的特征尺寸会在未来至少十年当中继续降低，到2013年将会达到32nm。
CN-0242 高性能、高IF、75 MHz 带宽、14 位、250 MSPS 接收机前端说明书
ADI 中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI 不对翻译中存在的差异或由此产生的错误负责。
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CN-0242Circuits from the Lab™ reference circuits are engineered and tested for quick and easy system integration to help solve today’s analog, mixed-signal, and RF design challenges. For more information and/or support, visit /CN0242AD9643 14位双通道ADC ，采样速率为250 MSPS ADL5202宽动态范围、高速、数字控制VGA具有带通抗混叠滤波器的高性能、高IF 、75 MHz 带宽、14位、250 MSPS 接收机前端Rev. 0Circuits from the Lab™ circuits from Analog Devices have been designed and built by Analog Devices engineers. Standard engineering practices have been employed in the design and construction of each circuit, and their function and performance have been tested and veri ed in a lab environment at room temperature. However , you are solely responsible for testing the circuit and determining its suitability and applicability for your use and application. Accordingly , in no event shall Analog Devices be liable for direct, indirect, special, incidental, consequential or punitive damages due to any cause whatsoever connected to the use of any Circuits from the Lab circuits. (Continued on last page)One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 Fax: 781.461.3113©2012 Analog Devices, Inc. All rights reserved. 0.1µF0.1µF0.1µF0.1µF0.1µF0.1µF 1µH 1µH+5V+5V300Ω150nH150nH180nH180nH140nH162Ω162ΩV CM3.3pF 12pF12pF20Ω20ΩINPUTZ = 50ΩANALOG INPUT –13.0dBm FS AT 182.5MHz4.1dB GAIN20dB GAINFILTER2.3dB LOSS1:3 Z145Ω293Ω100ΩINTERNAL INPUT Z3k Ω2.2pFAD964314-BIT 250MSPS ADC +5V~Z IN =150ΩFS = 1.75V p-p DIFF+1.8VADL5202VGA SET FOR 20dB GAIN10156-00175Ω75Ω图1. 四通道IF 接收机前端的单通道(原理示意图：未显示所有连接和去耦)增益、损耗和信号电平10 MHz 下测得值电路笔记连接/参考器件评估和设计支持设计和集成文件原理图、布局文件、物料清单电路功能与优势图1所示电路是基于ADL5202宽动态范围、高速、数字控制可变增益放大器(VGA)和14位、250 MSPS AD9643双通道模数转换器(ADC)的75 MHz 宽带接收机前端。
基于AD9680的宽带高动态全数字雷达接收机设计
基于AD9680的宽带高动态全数字雷达接收机设计肖丹丹;宿绍莹;李涛【摘要】针对某宽带雷达数字接收机对带宽、动态、处理速度、多通道等指标的需求,设计了一种基于新型ADC器件AD9680的宽带高动态全数字雷达接收机验证平台.文中首先在搭建的平台上对AD9680进行全带宽模式和数字下变频模式的性能验证与结果分析,根据分析结果提出改善AD9680动态性能的方案;其次,对AD9680两个通道之间的同步性做了验证,并提出了一种针对双通道时间偏差的优化方法.各项结果表明,AD9680能满足某宽带雷达的应用需求.【期刊名称】《电子科技》【年(卷),期】2015(028)010【总页数】4页(P141-144)【关键词】AD9680;宽带雷达数字接收机;JESD204B;数字下变频;双通道同步【作者】肖丹丹;宿绍莹;李涛【作者单位】国防科学技术大学电子科学与工程学院,湖南长沙410073;国防科学技术大学电子科学与工程学院,湖南长沙410073;国防科学技术大学电子科学与工程学院,湖南长沙410073【正文语种】中文【中图分类】TN957现代雷达数字接收机的特点是环境化、模块化［1］，日益复杂的电磁环境要求宽带数字接收机必须具备以下功能:大瞬时带宽、实时信号接收、大动态范围、高灵敏度和频率分辨能力［2］。
基于软件无线电的宽带雷达数字接收机射频前端通过专用ADC(Analog－to－Digital Converter)芯片对射频信号直接采样，增加了射频前端的灵活性，减少了模拟环节［3］。
某雷达升级改进要求系统的量化位数达到14 位，采样率为1 GSample·s－1，能从水平与垂直两个极化通道采集频段为1.2 ～1.4 GHz的射频信号。
文献［4］实现了等效采样速率可达10 GSample·s－1的4 通道数字式脉冲超宽带雷达信号接收;文献［5］实现了基于拼接采样技术的宽带数字接收机，能对带宽1.2 GHz 的模拟信号以采样率3.2 GSample·s－1采样;但其的量化位数均只有10 位，能满足该雷达需求的数字接收机未见报道。
模块时代之ADI实验室电路 45页 7.2M 超清书签版
第三章 实战篇 资深工程师教你玩转ADI 实验室电路
3.1 ADI实验室电路DIY项目指南：
tyw藏书
作者：EEWORLD坛友chunyang ADI实验室电路品种繁多，涉及面很广，如何选择合适的DIY项目可能是件容易令人困扰的事，但深究起来，其实可玩
性是很大的，从今天开始，我将陆续放出近日研究ADI实验电路的一些心得和DIY项目建议。
决客户问题的售后中心。“
——网名：fsyicheng
“有了ADI实验室电路，工程师可以从细节中解放出来，重点关注自己的应用。”
——网名：lrz123
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tyw藏书
第一章 概念篇
包括： 电路文档 测试数据 原理图 物料清单 布局文件 器件驱动 低成本评估
当今电子设计工作中，具有着前所未有的挑战，主要包括：
¾ 产品上市压力前所未有，设计团队规模更小
¾ 工程师必须运用更多技术
◆ 需要学习的东西增多
◆ 用于学习的时间减少
¾ 更多应用集成模拟和混合信号技术，难度增大
而作为设计主体的电子工程师，则面临着越来越大的挑战：
tyw藏书
“虽然技术不断进步，但最大的改变是开发周期越来越短。”——设计工程师 “我面对的混合技术设计越来越多，涉及单电路板系统集成模拟、数字和RF处理。”——PCB设计师
最后，我们也要感谢SOSO的辛勤整理，能够让ADI实验室电路如此系统、完整地呈现在大家面前。
EEWORLD执行总编：
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推荐者说
tyw藏书
“半导体厂商越来越倾向于提供一揽子的解决方案，用以帮助客户以最快的速度和最低的研发成本推出新产品，一个典型的例子 就是“山寨手机”，但手机毕竟是高度集成的数字化产品，那么模拟电路的应用是否也可以走同样的路呢？看来已经有厂家在这么做 了，ADI实验室电路的推出就是解决模拟电路/模拟－数字混合电路应用的一揽子解决方案。”
抗混叠滤波器.
摘要文章是对抗混叠滤波器的设计研究，提出了一种过采样系统设计方案。
通过多次反复地对信号进行采样，然后通过将数字滤波和模拟滤波技术有机结合，充分发挥各自滤波器的特点来解决数据采集系统的抗混叠问题。
抗混叠滤波器的设计重点在数字滤波器部分，而FIR数字滤波器以其良好的线性特性、系统稳定等诸多优点,得到了广泛应用,也十分适合用于信号采集中的抗混叠滤波。
关键词：抗混叠滤波器；过采样；数字滤波器；目录摘要 (I)目录 (II)第1章绪论 (1)1.1课题研究背景和意义 (1)1.2课题研究现状 (1)1.3课题的目标与任务 (2)第2章抗混叠滤波器系统的构建 (3)2.1抗混叠滤波器设计的基本思路 (3)2.2数字滤波器的选择 (3)2.3过采样系统 (4)2.3.1过采样技术 (4)2.3.2过采样系统设计方案 (4)第3章抗混叠滤波器系统的仿真 (6)3.1FIR低通滤波器的设计 (6)3.1.1FIR数字滤波器的设计步骤 (6)3.1.2窗函数的选择 (6)3.1.3MATLAB相关函数的使用 (7)3.2过采样系统的构建与仿真 (8)结论 (11)参考文献 (12)致谢..................................................................................................错误！未定义书签。
附录. (13)第1章绪论1.1课题研究背景和意义现如今需要滤波器的领域十分多。
例如，采样视频系统中的信号混叠现象，当超出视频频段范围的高频信号通过数模转换器的采样过程混叠回视频频段时，就会产生混叠现象；随着电力电子技术的不断发展，电力电子装置广泛投入运行因而有大量的高次谐波注入电网，产生了严重的谐波污染，对于工农业生产造成了严重的影响；在当代煤矿的电网中，由于大量大功率和非线性设备的应用，致使部分煤矿电网中的谐波含量已经远远超出国家标准；在自动控制、测控系统的数据采集过程中，不可避免地会有高频干扰信号混杂在有用信号当中，当这些信号的数据采集频率超过采样定理所规定的范围时，就会采集到一些不确定的信号并对有用信号造成干扰，即频率混叠。
自组网无线动态应变检测节点设计
自组网无线动态应变检测节点设计乔卿阳;王竞;张婷【摘要】本文设计了高精度自组网无线动态应变采集电路.设计采用TI公司的ZIGBEE解决方案进行无线自组网网络建立,采用恒流式电桥提高传感器的抗干扰能力和精度,并进行ADC驱动电路的分析设计,并进行现场实验.实验表明该方案具有较好的环境适应性、可维护性并具有优异的采集精度,可以满足大型复杂结构的分布式疲劳测试.【期刊名称】《船电技术》【年(卷),期】2014(034)009【总页数】5页(P61-65)【关键词】自组网;态应变;恒流式电桥【作者】乔卿阳;王竞;张婷【作者单位】武汉船用电力推进装置研究所,武汉430064;武汉船用电力推进装置研究所,武汉430064;武汉船用电力推进装置研究所,武汉430064【正文语种】中文【中图分类】TN7100 引言现代产品竞争要求产品在同样的结构下具有更好的效率、寿命、可维护性和可制造性。
静态结构和疲劳测试可以很好的为以上问题提供解决方法。
生产周期和成本控制要求急需新的测试方法来缩短测试周期和测试成本。
现代测试方法面临的挑战主要包括以下几个方面：测试点的增加、合理的测试点布局和识别、减小测试的不确定性、复杂结构测试的线缆布置和测试装置的灵活性[1]。
本文设计的高精度无线动态应变采集节点采用TI的ZIGBEE硬件解决方案进行自组网无线局域网络的组建，采用高精度Δ－Σ模数转换器辅以精密信号调理电路进行数据转换，具有自组网络、体积小、安装灵活、采集精度高的特点，能够有效解决传统采集方式的以上问题，适用于对复杂结构件进行疲劳测试的场合。
1 数据采集电路本文设计的无线动态应变采集节点包括数据采集电路和无线发射电路。
由于ZiGBEE的传输速率限制，在数据采集电路和无线发射电路之间设计数据缓冲电路进行数据的缓冲存储。
数据采集电路由电桥电路、ADC驱动电路、基准源电路和数据转换器构成。
本设计采用日本AKM 公司的 24位高性能Δ－Σ数据转换器AK5393vs进行采集电路设计。
ADI实验室电路协助工程师应对模拟、RF和混合信号系统的复杂设计挑战
ADI实验室电路协助工程师应对模拟、RF和混合信号系统的
复杂设计挑战
佚名
【期刊名称】《单片机与嵌入式系统应用》
【年(卷),期】2011(11)5
【摘要】全世界的设计工程师面对更高的市场要求，必须在更短的时间内，以更少的反复试验，利用模拟、RF、电源和混合信号等专业领域层出不穷的技术来达成设计目标。
ADI公司Circuits from the Lab实验室电路，提供多种省时省力的资源，
【总页数】1页(P66-66)
【关键词】混合信号系统;设计工程师;ADI公司;实验室;模拟;电路;RF;市场要求【正文语种】中文
【中图分类】TP335
【相关文献】
1.ADI实验室电路应对复杂设计挑战 [J], 丛秋波
2.ADI"实验室电路"协助工程师应对复杂设计挑战 [J], 徐俊毅
3.ADI“实验室电路”协助工程师应对复杂设计挑战 [J], 徐俊毅
4.ADI实验室电路应对混合信号系统挑战 [J], 胥京宇
5.ADI公司实验室电路协助工程师应对复杂设计挑战 [J],
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宽带扩频中的中频设计
用于宽带扩频传输的中频电路王斌胡贇鹏摘要：本文用数字上变频芯片AD9857和正交解调芯片RF9957设计了带宽为20MHz的中频收发电路，具有简洁的电路和良好的性能。
关键字：扩频通信、宽带中频、数字上变频、AD9857、RF9957该中频电路带宽为20MHz，用于宽带扩频数据传输。
发送电路使用ADI公司的数字上变频芯片AD9857，接收部分使用RF公司的正交解调芯片RF9957，A/D变换使用Intersil公司的HI5662。
由于数据手册中对芯片都有较详细的使用说明，因此本文仅描述具体应用和应注意的问题。
1、发送电路发送电路原理见图1，14bit的I、Q路数据按照AD9857内部产生的时钟PDCLK交替从数据端口输入，经过内插和滤波将数据率调整到与AD9857的系统工作时钟相同，然后作数字正交调制、数字增益调整，最后送D/A变换器，D/A输出的双端模拟信号在外部变换成单端信号，经过滤波、放大后输出。
图 1 发送电路AD9857的参考时钟为32.768MHz，由VCXO提供，在内部6倍频后作为主工作时钟，即196.608MHz。
为了与基带数据同步，参考时钟锁定在基带数据恢复的时钟（2.048MHz）上。
中频输出为70MHz，带宽20MHz，因此最高频率为80MHz，与196.608MHz相比，相当于2.5倍采样，因此D/A输出后的低通滤波器设计难度并不大，但采用SAW滤波器有着更简洁的电路和更好的性能，这里采用SAWTEK公司的854670滤波器，图中100nH的电感用于50Ω阻抗匹配。
放大器使用MINI公司的ERA-6，放大后的输出信号功率约0dBm，输出阻抗为50Ω。
应用中应注意：14bit输入数据的最高位表示符号，其余位是信号幅度的绝对值。
图 2 接收电路2、接收电路接收电路原理见图2，设置在CDMA 接收方式，本振使用140MHz 的VCXO ，RF9957内部产生70MHz 的正交信号用于混频。
采用抗混叠滤波器的高性能、12位、500MSPS宽带接收机
采用抗混叠滤波器的高性能、12位、500MSPS宽带接收机
该电路接受单端输入并使用宽带宽（3 GHz）M/A-COM ECT1- 1-13M 1:1变压器将其转换为差分信号。
5 GHzADA4960-1差分放大器的差分输入阻抗为10 k。
通过选择外部增益设置电阻RG，增益可在0 dB至18 dB范围内调整。
差分输出阻抗为150 。
ADA4960-1是AD9434的理想驱动器，通过低通滤波器可在ADC中实现全差分架构，提供良好的高频共模抑制，同时将二阶失真产物降至最低。
ADA4960-1根据外部增益电阻提供0 dB至18 dB的增益。
此电路中，使用3.4 dB增益补偿滤波器网络（1.1 dB）和变压器（0.1 dB）的插入损耗，从而提供2.3 dB的总信号增益。
约5.4 dBm的输入信号在ADC 输入端产生满量程1.5 V p-p差分信号。
抗混叠滤波器是采用标准滤波器设计程序设计出的三阶巴特沃兹滤波器。
选择巴特沃兹滤波器是因为它在通带内具有平坦响应。
三阶滤波器产生1.05的交流噪声带宽比，可借助多种免费滤波器程序进行设计，为了实现最佳性能，ADA4960-1应载入100 的净差分负载。
5 串联电阻将滤波器电容与放大器输出隔离开，62 电阻与下游阻抗并联，当加入10 串联电阻时可产生101 的净负载阻抗。
5 电阻与ADC输入串联，将内部开关瞬变与滤波器和放大器隔离开。
511 电阻与ADC并联，用于降低ADC的输入阻抗，使性能更具可预测性。
三阶巴特沃兹滤波器采用70 的源阻抗、338 的负载阻抗和360 MHz的3 dB带宽设计而成。
TI设计问答精选
全球领先的高性能信号处理解决方案供应商 ADI技术支持论坛放大器设计问答精选（完整版）引言：ADI技术支持论坛开放以来，以“24小时快速解答技术问题”的快速技术专家团队响应机制受到中国工程师的热烈关注，注册用户持续增长，提问尤其踊跃。
2013年底，美国新传播研究协会(SNCR) 授予ADI技术支持论坛2013年度卓越成就奖！截止该书编辑整理之际，我们已经累积上万条工程师在实际设计中的技术问题及专家解答，这些来自设计实践中的技术问答是工程师设计中参考的宝贵资料；同时这里还有上千条工程师技术分享帖，最直接、最给力的参考，让您的设计能力迅速进阶；数百条的实用好资料下载帖，汇集了ADI丰富的深度技术资料，同样是您学习加油的宝库；为了不让丰富的资源深深沉睡在论坛中，ADI技术支持论坛支持团队组织人力，将这些精华内容整理、汇总分享给大家，希望为大家的工作和学习提供最大的支持。
本次选择放大器相关内容作为精华收集的首发，一则因为放大器应用的广泛性，更是由于ADI一直以来在放大器领域的领先地位，可以对广大放大器爱好者提供权威的帮助和最新的资讯。
ADI会陆续搜集整理数据装换器，射频，电源管理等多个领域的论坛精华帖，欢迎广大网友一如既往地关注及支持。
ADI中文技术支持团队目录为方便大家学习及参考，我们将所有的帖子按照下面各种分类方法归类（归类方法是将出现较多的同类问题归类列出。
为方便大家用不同习惯查询关键词都能查询到这些问题，其中部分内容会在不同目录下同时存在）。
同时，为了便于大家参考，我们对相关帖子标题进行了编辑，并对问题进行简单整理。
如何满足那些设计参数要求？ (6)1.为什么放大倍数不能达到40倍？ (7)2.放大倍数太低，衰减很厉害，问题到底出在哪？ (7)3.自动增益控制是怎么实现的？下限截止频率如何控制？ (7)4.求助——模拟电路设计问题。
(7)5.关于可变增益放大器AD8367的DETO管脚电压问题。
多级抗混叠滤波器的优化设计
多级抗混叠滤波器的优化设计周卫星;占履军;林雪君【摘要】针对在大抽取率的情况下,采样率变换系统对抗混叠滤波器性能指标的高要求,讨论了采用多级变换实现大抽取率采样变换的工作原理,并利用MATLAB对多种分级组合时滤波器的阶数和乘法运算量进行了仿真分析,最后给出了实现多级采样率变换系统优化设计的基本原则.【期刊名称】《华南师范大学学报（自然科学版）》【年(卷),期】2010(000)003【总页数】3页(P50-52)【关键词】采样率变换;抗混叠滤波器;多级系统【作者】周卫星;占履军;林雪君【作者单位】华南师范大学物理与电信工程学院,广东广州,510631;华南师范大学物理与电信工程学院,广东广州,510631;华南师范大学物理与电信工程学院,广东广州,510631【正文语种】中文【中图分类】TN911.72采样率变换在信号处理中有着广泛的应用. 20世纪70年代出现的两通道正交镜像滤波器组应用于语音信号的压缩，就是采样率变换的一个典型应用. 另外，随着软件无线电技术的发展，ADC器件越来越接近系统的前端，所产生的数据量也越来越大，使后续的DSP器件或FPGA器件不堪重负. 无线电接收机接收的是系统的整个频段，但对单个用户来说，在一个时间内，只会占用其中一个很窄的信道，因此，可以通过采样率变换降低信道的数据量，以减轻基带处理部分对DSP或FPGA计算能力的要求[1]. 降低采样频率称为抽取，当抽取率很高时，通常采用多级抽取技术. 多级抽取所需的计算量要比单级直接抽取小得多，但如何在设计中合理分配各级的抽取率，保证混叠误差最小的情况下使滤波器的效率最佳，是多级抽取滤波器设计的关键之一[2].要进行无失真的抽取，必须进行抗混叠滤波，这个抗混叠滤波器的通带宽度为fS/(2D)，D为抽取因子. 以移动通信系统为例，D一般为100～1 000，这样高倍数的抽取因子，所要求的抗混叠滤波器的带宽很窄，且过渡带也非常陡峭. 过渡带非常陡峭的数字滤波器，其阶数都会很大，可达到几百甚至上千阶，这对滤波器的实现会带来很大的困难. 而且阶数太大，还容易会使系统的特性非常不稳定. 因此在实际的设计中，一般都采用多级结构进行分级滤波和抽取，以求降低对抗混叠滤波器的要求.如果抽取因子D可以分解为J个整数的乘积，即按整数因子D抽取的系统可用图1所示的J级整数因子抽取的级联来实现[3].图1中输入序列的采样频率Fx=Fs，第i级输出序列的采样频率为：Fi=Fi-1/Di(i=1,2,3,…,j),hi(n)是第i级的抗混叠滤波器，其阻带截止频率应满足：相应的模拟截止频率为:按照式(1)和式(2)设计的每一级抗混叠滤波器，可以保证各级抽取后无频谱混叠现象. 但通过下面的分析可以证明，在保证总抽取系统输出要求的情况下，各级滤波器的过渡带可以放宽，从而使滤波器的阶数降低.按整数因子D抽取,只能且只需保留输入信号x(n)中的频谱成分的范围为：0≤|f|Fx/(2D)，所以用多级实现时，只要使每级滤波器在该频段上无频谱混叠，就可保证系统输出信号的频谱成分在0≤|f|Fx/(2D)中无混叠分量.设系统总的频率响应如图2(a)所示，其中：通带为0≤|f|fp;过渡带为fp≤f≤fs;阻带截止频率为fs≤Fx/(2D).在多级级联系统中，为保证总系统的通带，各级滤波器的通带截止频率fpi应不小于系统总响应的通带截止频率fp. 这里取第i级的通带截止频率为第i级的阻带截止频率为此时，第i级滤波器的频率响应特性如图2(b)所示，第i级抽取器输出端频谱示意图如图2(c)所示.由图2(c)可见，在0≤|f|fs上无频谱混叠.用式(2)确定hi(n)阻带截止频率时，其过渡带宽度为：用式(3)和式(4)确定hi(n)阻带截止频率时，其过渡带宽度为：采用上述2种条件确定的过渡带之间的变化为：通常总有Fi>2fs，可见，采用式(3)、(4)确定的hi(n)的过渡带，其宽度要大于由式(2)确定的hi(n)的过渡带. 由于过渡带变宽,滤波器的阶数会减少,使滤波器的实现更为方便.当抽取因子D确定后，在进行多级变换时，怎样合理地分配各级的抽取系数Di，使系统的空间和时间代价最低，是设计多级系统的一个关键. 在实际设计中，各级一般采用抽取率为2的抽取器为基本单元，若抽取率D=D1×2K，则在第一级采用运算简单的级联积分梳状抽取(Cascaded Integrator-Comb，CIC)滤波器，其抽取率为D1，其后，采用K个半带滤波器和2倍抽取器[1].首先分析一个实例. 考虑从带宽为4 000 Hz(采样频率为Fs=8 000 Hz)的信号中分离出40 Hz以下的频率成分. 采用降采样的抽取技术，将采样频率由8 000 Hz降到80 Hz,即D=100. 为了进行比较，图3分别给出了单级直接抽取时，线性相位FIR滤波器的幅频响应(虚线)和D1=25、D2=4的两级抽取后的输出幅频响应(实线).2种方式的其他数据比较如表1所示. 从表1可以看出，采用二级抽取时，不但系统的频率响应比直接抽取时要好，而且对应滤波器的阶数也只占直接抽取时的6.650 7%，乘法运算量占直接抽取的13.799 3%.显然，对于D=100的抽取要求，采用多级级联时，各级的抽取率并不只有25*4一种分解的可能，20*5、10*5*2、5*5*2*2等都可以组成多级系统，这时就存在一个哪种分解方案最优的问题. 图4、图5是运用matlab计算出D=50和D=100倍抽取时各种分解方案的比较.数字滤波器的乘法运算量与滤波器的阶数是直接相关的，一般情况下，阶数越大，对应的乘法运算量越大. 由图4、图5可见，不同的分级组合在空间(阶数)和时间(乘法运算)的复杂度上会有很大的不同.分析上面的结果，可以看出，由一级、二级到三级的方案中，滤波器的阶数和计算量递减较快，但由三级到四级阶数和数据量的减少远不如一级到二级、二级到三级明显. 对于二级组合D=25*4：总阶数为334,乘法运算量占直接抽取13.80%；三级组合D=10*5*2：总阶数为182,乘法运算量占直接抽取的11.33%；四级组合D=5*5*2*2:总阶数为165,乘法运算量占直接抽取的11.79%.当数字信号多速率变换时要求有较大的抽取率，采用单级实现时，对相应的抗混叠滤波器(抗镜像滤波器)将有很高的指标要求，有时这些指标是难以实现的. 而如果将单级实现转化为多级级联实现，则可使各级滤波器的阶数大大下降，对应的运算量也大幅减少. 利用前述matlab软件进行的各种设计方案的比较，可以得到下面结论：(1)运算量降低的方案与优化存储量的设计方案基本一致.(2)抽取率很大时，采用多级结构，不管是运算量还是存储量都较单级结构优越.(3)当各级抽取比满足D1≥D2≥D3≥…≥Di，多级结构较优.当需要的抽取率并不是整数时，需要通过内插和抽取的组合. 例如,当需要进行2.5倍的抽取时，可先进行2倍内插，然后进行5倍的抽取. 本文只对抽取进行了分析，对于内插，读者可参考有关文献.Key words： sample rate conversion; anti-aliasing filter; multi-level system 【相关文献】[1] 李翔，万栋义. 数字下变频中抽取技术研究[J].电子科技大学学报,2006,35(4):471-473;523.LI Xiang, WAN Dongyi.Research on decimation technique of digital downconversion[J]. Journal of University of Electronic Science and Technology of China, 2006,35(4):471-473;523.[2] 郑拯国,陈光梦. 一种用于软件无线电中的有效的采样率转换算法[J]. 微型电脑应用,2007,23(11):9-10.ZHENG Zhenguo, CHEN Guangmeng. An effective conversion algorithm of sampling rate applied in software wireless[J]. Microcomputer Applications,2007,23(11):9-10.[3] 伯卡斯，拉卡斯.数字信号处理：原理、算法与应用[M].张晓林，译.北京：电子工业出版社，2004.。
调制混合滤波器组的宽带模拟信号采样研究
调制混合滤波器组的宽带模拟信号采样研究
王玮;张子敬
【期刊名称】《信号处理》
【年(卷),期】2014(030)010
【摘要】对于超宽带模拟信号,很难用单个模拟数字转换器(ADC)直接进行采样.该文提出了一种新的并行调制混合滤波器组结构用于实现超宽带模拟信号的采样,首先,将每一路宽带模拟输入信号进行余弦调制,并用相同的低通模拟滤波器均匀分割输入信号的带宽;然后,采用相同的ADC将子带信号数字化;各路子带信号通过上采样器后用数字综合滤波器综合得到原宽带模拟输入信号的数字重构.综合滤波器采用总体最小二乘准则下的特征值滤波器设计方法得到.本文所提出的系统结构不需要使用高速的采样保持电路,降低了系统实现的难度,并且设计的系统具有与其他混合滤波器组相近的重构性能.仿真结果表明了本方法的有效性.
【总页数】8页(P1185-1192)
【作者】王玮;张子敬
【作者单位】西安电子科技大学雷达信号处理国家重点实验室,陕西西安710071;西安电子科技大学雷达信号处理国家重点实验室,陕西西安710071
【正文语种】中文
【中图分类】TN911.5
【相关文献】
1.基于上采样和高阶Hermite插值滤波器组的超宽带数字波束形成技术研究 [J], 杜强;宋耀良;季晨荷;曹东
2.二维双原型完全过采样DFT调制滤波器组的快速设计方法 [J], 蒋俊正;郭云;欧阳缮
3.降低宽带模拟信号数字化过程中采样率的压缩采样技术 [J], 史进
4.过采样完全重构IIR余弦调制滤波器组 [J], 殷仕淑
5.降低宽带模拟信号数字化过程中采样率的压缩采样技术 [J], 史进
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基于FPGA的抗混叠FIR数字滤波器的设计与实现
基于FPGA的抗混叠FIR数字滤波器的设计与实现
金燕; 王明; 葛远香
【期刊名称】《《浙江工业大学学报》》
【年(卷),期】2010(38)2
【摘要】提出了基于FPGA的抗混叠FIR数字低通滤波器的设计与实现.利用Matlab和FDATool设计并确定FIR滤波器的系数,通过Altera DSP Builder和Matlab/Simulink完成滤波器模块的设计和仿真,DSP Builder可将设计好的滤波器模块直接转换成在FPGA上实现滤波器所需的VHDL语言,并在Quartus Ⅱ平台上进一步完成该滤波器的仿真和FPGA实现.最后对叠加有混叠频率成分的的电网电压信号进行滤波仿真,结果表明,滤波器符合设计要求.这种利用DSP Builder将Matlab和Quartus Ⅱ设计工具结合起来进行FIR数字滤波器设计的方法简单有效,所生成的滤波器模块可移植性好.
【总页数】5页(P192-196)
【作者】金燕; 王明; 葛远香
【作者单位】浙江工业大学信息工程学院浙江杭州 310032
【正文语种】中文
【中图分类】TM713
【相关文献】
1.基于FPGA的FIR数字滤波器的设计与实现 [J], 蒋小燕;孙晓薇;胡恒阳;钱显毅
2.基于FPGA的FIR数字滤波器的设计与实现 [J], 熊洁;黄蕾
3.基于FPGA的FIR数字滤波器设计与实现 [J],
4.基于FPGA的FIR数字滤波器的设计与实现 [J], 杨国庆
5.基于FPGA的FIR数字滤波器的设计与实现 [J], 陈昭明
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ADI 实验室电路:带抗混叠滤波器的宽带接收机电路功能与优势
图1 所示电路是一款基于超低噪声差分放大器驱动器ADL5562 和16 位、250 MSPS 模数转换器AD9467 的宽带接收机前端。
三阶巴特沃兹抗混叠滤波器根据放大器和ADC 的性能与接口要求进行优化。
滤波器网络和其它组件引起的总插入损耗仅有1.8 dB。
电路整体的1 dB 通带平坦度为152 MHz，。
120 MHz 模拟输入下测得的SNR 和SFDR 分别为72.6 dBFS 和82.2 dBc。
图1. 16 位、250 MSPS 宽带接收机前端（原理示意图：未显示去耦和所有连接），增益、损耗和信号电平在10 MHz 下测量
电路描述。