第四章 组合逻辑电路-数据选择器
《数字电子技术基础》第五版：第四章 组合逻辑电路
74HC42
二－十进制译码器74LS42的真值表
序号 输入
输出
A3 A2 A2 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9
0 0 000 0 111111111
1 0 001 1 011111111
2 0 010 1 101111111
3 0 011 1 110111111
4 0 100 1 111011111
A6 A4 A2
A0
A15 A13 A11 A9
A7 A5 A3
A1
I7 I6 I5 I4 I3 I2 I1 I00
S
74LS 148(1)
YS
YEE Y2 Y1
Y0
XX
I7 I6 I5 I4 I3 I2 I1 I0
S
74LS 148(2)
YS
YE Y2 Y1
Y0
X
&
G3
&
G2
&
G3
Z3
Z2
Z1
&
G3
0时1部分电路工作在d0a1a0d7d6d5d4d3d2d1d074ls153d22d20d12d10d23d21s2d13d11s1y2y1a1a0在d4a0a1a2集成电路数据选择器集成电路数据选择器74ls15174ls151路数据输入端个地址输入端输入端2个互补输出端74ls151的逻辑图a2a1a02274ls15174ls151的功能表的功能表a2a1a0a将函数变换成最小项表达式b将使能端s接低电平c地址a2a1a0作为函数的输入变量d数据输入d作为控制信号?实现逻辑函数的一般步骤cpcp000001010011100101110111八选一数据选择器三位二进制计数器33数据选择器数据选择器74ls15174ls151的应用的应用加法器是cpu中算术运算部件的基本单元
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电路与逻辑设计习题_4第四章组合逻辑电路剖析
数字电路与逻辑设计习题_4第四章组合逻辑电路剖析第四章组合逻辑电路一、选择题1．下列表达式中不存在竞争冒险的有。
A.Y=B +A BB.Y=A B+B CC.Y =A B C +ABD.Y =(A+B )A D 2．若在编码器中有50个编码对象，则要求输出二进制代码位数为位。
A.5B.6C.10D.503.一个16选一的数据选择器，其地址输入（选择控制输入）端有个。
A.1B.2C.4D.16 4.下列各函数等式中无冒险现象的函数式有。
A.B A AC C B F ++= B.B A BC C A F ++=C.B A B A BC C A F +++=D.C A B A BC B A AC C B F +++++=E.B A B A AC C B F +++= 5．函数C B AB C A F ++=，当变量的取值为时，将出现冒险现象。
A.B=C=1B.B =C=0C.A =1，C=0D.A =0，B=0 6．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的逻辑表达式为Y = 。
A.3X A A X A A X A A X A A 01201101001+++B.001X A AC.101X A AD.3X A A 017.一个8选一数据选择器的数据输入端有个。
A.1 B.2 C.3 D.4 E.8 8．在下列逻辑电路中，不是组合逻辑电路的有。
A.译码器B.编码器C.全加器 D.寄存器9．八路数据分配器，其地址输入端有个。
A.1B.2C.3D.4E.8 10．组合逻辑电路消除竞争冒险的方法有。
A. 修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰 11．101键盘的编码器输出位二进制代码。
A.2B.6C.7D.812．用三线-八线译码器74LS 138实现原码输出的8路数据分配器，应。
A.A ST =1，B ST =D ，C ST =0 B. A ST =1，B ST =D ，C ST =D C.A ST =1，BST =0，CST =D D.A ST =D ，BST =0，CST =013．以下电路中，加以适当辅助门电路，适于实现单输出组合逻辑电路。
第四章组合逻辑电路习题
第四章组合逻辑电路一、填空题1、根据逻辑功能的不同特点，可将数字电路分成两大类：一类称为组合逻辑电路，另一类称为电路。
2、分析组合逻辑电路时，一般根据图写出逻辑函数表达式。
3、用门电路设计组合逻辑电路时，通常根据设计要求列出，再写出输出逻辑函数表达式。
4、组合逻辑电路的特点是输出状态只与，与电路原来的状态，其基本单元电路是。
5、译码器按功能的不同分为三种，，。
6、是编码的逆过程。
7、数据选择器是在的作用下，从中选择作为输出的组合逻辑电路。
8、2n选1数据选择器有位地址码。
9、8选1数据选择器在所有输入数据都为1时，其输出标准与-或表达式共有个最小项。
如所有输入数据都为0时，则输出为。
10、全加器有3个输入端，它们分别为，，和；输出端有2个，分别为、。
11、半导体数码显示器的内部接法有两种形式：共接法和共接法。
12、BCD-七段译码器/驱动器输出高电平有效时，用来驱动极数码管；如输出低电平有效时，用来驱动极数码管。
13、数据选择器只能用来实现输出逻辑函数，而二进制译码器不但可用来实现输出逻辑函数，而且还可用来实现输出逻辑函数。
14、在组合逻辑电路中，消除竞争冒险现象的主要方法有，，，。
二、判断题（）1、模拟量是连续的，数字量是离散的，所以模拟电路的精度要高于数字电路。
（）2、数据选择器是将一个输入数据分配到多个指定输出端的电路。
（）3、数值比较器是用于比较两组二进制数大小或相等的电路。
（）4、优先编码器只对多个输入编码信号中优先权最高的信号进行编码。
（）5、加法器是用于对两组二进制数进行比较的电路。
（）6、具有记忆功能的电路不是组合逻辑电路。
（）7、译码器的作用就是将输入的二进制代码译成特定的信号输出。
（）8、全加器只用于对两个一位二进制数相加。
（）9、数据选择器根据地址码的不同从多路输入数据中选择其中一路输出。
（）10、在任何时刻，电路的输出状态只取决于该时刻的输入，而与该时刻之前的电路状态无关的逻辑电路，称为组合逻辑电路。
组合逻辑电路数据选择器实验报告
组合逻辑电路数据选择器实验报告
本次实验的目的是通过实验学习组合逻辑电路数据选择器的原理和应用。
数据选择器是一种常用的组合逻辑电路，它可以根据控制信号选择不同的输入数据，并将所选数据输出。
在数字电路中，数据选择器常用于多路选择、数据交换和数据复用等应用中。
实验中我们使用了74LS151芯片作为数据选择器，该芯片具有8个输入端和1个输出端，可以根据控制信号选择其中一个输入端的数据输出。
实验中我们将8个开关分别连接到芯片的8个输入端，通过控制信号选择其中一个开关的输入数据输出到芯片的输出端。
实验中我们使用了示波器观察芯片输出端的波形，以验证芯片的工作状态。
在实验中，我们首先进行了芯片的引脚连接，将芯片的8个输入端分别连接到8个开关上，将控制信号连接到芯片的控制端。
然后我们通过控制信号选择不同的输入端，观察芯片输出端的波形变化。
实验结果表明，芯片能够正确地选择所需的输入数据，并将其输出到输出端。
通过本次实验，我们深入了解了组合逻辑电路数据选择器的原理和应用，掌握了芯片的引脚连接和控制信号的设置方法。
同时，我们也学会了使用示波器观察芯片输出端的波形，以验证芯片的工作状态。
这些知识和技能对于我们今后的学习和工作都具有重要的意义。
本次实验使我们更加深入地了解了组合逻辑电路数据选择器的原理和应用，掌握了芯片的引脚连接和控制信号的设置方法，同时也提高了我们的实验操作能力和实验数据分析能力。
第四章 组合逻辑电路数据选择器
4.4.4 加法器
逻辑图形符号如图4.4.30所示。
A3 A2 A1 A0 B3 B2 B1 B0 CI
其中：A3~A0为一个四位二进制 数的输入；B3~B0为另一个二进 制数的输入；CI为最低位的进 位；CO是最高位的进位；S3~S0 为各位相加后的和。 超前进位加法器提高了运 算速度，但同时增加了电路的 复杂性，而且位数越多，电路 就越复杂。
CO
74LS283
S3 S2 S1 S0
图4.3.30 超前进位加法器 74LS238的逻辑符号
4.4.5 数值比较器
一 、1位数值比较器 设有一位二进制数A和B比较有三种可能结果
A B( A 1, B 0)则AB 1,Y( A B ) AB A B( A 0, B 1)则AB 1,Y( A B ) AB A B( A, B同为0或1),Y( A B ) ( A B)
4.4.4 加法器
一、1位加法器 1.半加器 半加器是只考虑两个1位二进制数相加，不 考虑低位的进位。 其真值表为 输出端的逻辑式为
S AB AB A B CO AB
4.4.4 加法器
其逻辑电路及逻辑符号如图4.3.26所示 S AB AB A B
CO AB
4.4.3 数据选择器
其中对于一个数据选择器：
D10 ~ D13 : 数据输入端 A1、A0 : 选通地址输入端
Y1：输出端
S1 : 附加控制端
0, S1 1时， 当S1 Y1＝D10 A1 A0 D11 A1 A0 D12 A1 A0 D13 A1 A0
4.4.3 数据选择器
和为：
Si Ai Bi (CI )i
第4章_组合逻辑电路习题解答
习题写出图所示电路的逻辑表达式，并说明电路实现哪种逻辑门的功能。
习题图解：B A B A B A B A B A F ⊕=+=+= 该电路实现异或门的功能分析图所示电路，写出输出函数F 。
习题图 解：[]B A B BB A F ⊕=⊕⊕⊕=)(已知图示电路及输入A 、B 的波形，试画出相应的输出波形F ，不计门的延迟．?解：B A B A B A AB B AB A AB B AB A F ⊕=•=•••=•••=由与非门构成的某表决电路如图所示。
其中A 、B 、C 、D 表示4个人，L=1时表示决议通过。
（1） 试分析电路，说明决议通过的情况有几种。
（2） 【 （3） 分析A 、B 、C 、D 四个人中，谁的权利最大。
习题图解：（1）ABD BC CD ABD BC CD L ++=••=C & && & D $ L B A " =1=1 =1FFA B[FB A（2）(3)根据真值表可知，四个人当中C 的权利最大。
分析图所示逻辑电路，已知S 1﹑S 0为功能控制输入，A ﹑B 为输入信号，L 为输出，求电路所具有的功能。
&习题图解：（1）011011)(S S B S A S S B S A L ⊕⊕+⊕=⊕⊕•⊕= (2)(3)当S 1S 0=00和S 1S 0=11时，该电路实现两输入或门，当S 1S 0=01时，该电路实现两输入或非门，当S 1S 0=10时，该电路实现两输入与非门。
(2)1￥电路逻辑功能为：“判输入ABC 是否相同”电路。
已知某组合电路的输入A 、B 、C 和输出F 的波形如下图所示，试写出F 的最简与或表达式。
习题图:解：（1）根据波形图得到真值表：，(2)由真值表得到逻辑表达式为C AB BC A C B A F ++=、设∑=)14,12,10,9,8,4,2(),,,(m D C B A F ，要求用最简单的方法，实现的电路最简单。
《数字电子技术基础》复习指导（第四章）
《数字电⼦技术基础》复习指导（第四章）第四章组合逻辑电路⼀、本章知识点(⼀)概念1.组合电路：电路在任⼀时刻输出仅取决于该时刻的输⼊，⽽与电路原来的状态⽆关。
电路结构特点：只有门电路，不含存储（记忆）单元。
2.编码器的逻辑功能：把输⼊的每⼀个⾼、低电平信号编成⼀个对应的⼆进制代码。
优先编码器：⼏个输⼊信号同时出现时，只对其中优先权最⾼的⼀个进⾏编码。
3.译码器的逻辑功能：输⼊⼆进制代码，输出⾼、低电平信号。
显⽰译码器：半导体数码管(LED数码管)、液晶显⽰器(LCD)4.数据选择器：从⼀组输⼊数据中选出某⼀个输出的电路，也称为多路开关。
5.加法器半加器：不考虑来⾃低位的进位的两个1位⼆进制数相加的电路。
全加器：带低位进位的两个 1 位⼆进制数相加的电路。
超前进位加法器与串⾏进位加法器相⽐虽然电路⽐较复杂，但其速度快。
6.数值⽐较器：⽐较两个数字⼤⼩的各种逻辑电路。
7.组合逻辑电路中的竞争⼀冒险现象竞争：门电路两个输⼊信号同时向相反跳变(⼀个从1变0，另⼀个从0变1)的现象。
竞争-冒险：由于竞争⽽在电路输出端可能产⽣尖峰脉冲的现象。
消除竞争⼀冒险现象的⽅法：接⼊滤波电容、引⼊选通脉冲、修改逻辑设计(⼆)组合逻辑电路的分析⽅法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输⼊到输出逐级写出。
2.由函数式列出真值表；3.根据真值表说明电路功能。
(三)组合逻辑电路的设计⽅法设计步骤：1.逻辑抽象：设计要求----⽂字描述的具有⼀定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输⼊、输出变量；(2)状态赋值：定义逻辑状态的含意输⼊、输出变量的两种不同状态分别⽤0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。
3.选定器件的类型可选⽤⼩规模门电路，中规模常⽤组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)⽤门电路进⾏设计：从真值表----卡诺图/公式法化简。
数字电路第四章组合逻辑电路
(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC
（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
第4章 组合逻辑电路课后答案
第4章[题]．分析图电路的逻辑功能，写出输出的逻辑函数式，列出真值表，说明电路逻辑功能的特点。
图P4.1B YAP 56P P =图解：（1）逻辑表达式()()()5623442344232323232323Y P P P P P CP P P P CP P P C CP P P P C C P P P P C P PC ===+=+=++=+ 2311P P BP AP BABAAB AB AB ===+()()()2323Y P P C P P CAB AB C AB ABC AB AB C AB AB CABC ABC ABC ABC=+=+++=+++=+++（2）真值表（3）功能从真值表看出，这是一个三变量的奇偶检测电路，当输入变量中有偶数个1和全为0时，Y =1，否则Y=0。
[题] 分析图电路的逻辑功能，写出Y 1、、Y 2的逻辑函数式，列出真值表，指出电路完成什么逻辑功能。
图P4.3B1Y 2[解]解： 2Y AB BC AC =++12Y ABC A B C Y ABC A B C AB BC AC ABC ABC ABC ABC =+++=+++++=+++（）（））真值表：由真值表可知：、C 为加数、被加数和低位的进位，Y 1为“和”，Y 2为“进位”。
[题] 图是对十进制数9求补的集成电路CC14561的逻辑图，写出当COMP=1、Z=0、和COMP=0、Z=0时，Y 1～Y 4的逻辑式，列出真值表。
图P4.4[解]（1）COMP=1、Z=0时，TG 1、TG 3、TG 5导通，TG 2、TG 4、TG 6关断。
3232211 , ,A A Y A Y A Y ⊕===， 4324A A A Y ++=（2）COMP=0、Z=0时，Y 1=A 1， Y 2=A 2， Y 3=A 3， Y 4=A 4。
、COMP=1、Z=0时的真值表COMP=0、Z=0的真值表从略。
[题]用与非门设1，输入为其他状态时输出为0。
数字电路第4章(3译码器及应用)_4
出 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0
A0 Y7 Y6 Y5 Y4 Y 3 Y2 Y1 Y0
' ' Y0 A2 A1' A0 m0 ' Y1 A2 A1' A0 m1 ' ' Y2 A2 A1 A0 m 2
0 0 0 0 1 1 1 1
Y2 A3 A2 A1 A0 Y3 A3 A2 A1 A0 Y6 A3 A2 A1 A0 Y 7 A3 A2 A1 A0
Yi mi (i 0 ~ 9)
4线-10线译码器74HC42真值表
输
A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
输入：二进制代码（N位） 输出：2N个，每个输出对应一个最小项。 ★最简单是译码器是2线-4线译码器。 ★输入是三位二进制代码、有八种状态，八个输 出端分别对应其中一种输入状态。因此，又把 三位二进制译码器称为3线—8线译码器。
2线-4线译码器：
2线—4线译码器真值表 输
S' 1 0 0 0 0 A × 0 0 1 1
入
B × 0 1 0 1
输
Y'0 1 0 1 1 1 Y'1 1 1 0 1 1 Y'2 1 1 1 0 1
出
Y'3 1 1 1 1 0
写出各输出函数表达式：
Y0 (SAB) Y1 (SAB) Y2 (SAB)
Y3 (SAB)
Y' 3
数电第4章-(3)
1EN 1D 0 1D 1 1D 2 1Y 1D 3 2D 0 74153 2D 1 2Y 2D 2 2D 3 2EN A 1 A 0
图 4.2.21 74153的简化逻辑符号 的简化逻辑符号
2. 八选一数据选择器
EN A0 A1 A2 D0 D 1 74151 Y D2 D3 D4 D5 D6 D7
A2
D0 D1 D2 D3 D4 D5 D6 D7
A1
A0
Y D0～D3 D4～D7
0 1
00 ～ 11 00 ～ 11
1
Y
1
A2
A 1 A0
四选一扩展为八选一MUX 图 4.2.23 ( a ) 四选一扩展为八选一
数选器74LS151扩展成一个 选1数据选择器。 扩展成一个32选 数据选择器 数据选择器。 例：试将8选1数选器 试将 选 数选器 扩展成一个
输出 Y 0 D0 D1 D2 D3
使能 输入 EN 0 0 0 0
输 入 A2 1 1 1 1 A1 0 0 1 1 A0 0 1 0 1
输出 Y D4 D5 D6 D7
八选一MUX的卡诺图 八选一
A1A0 00 01 11 10 A2 0 D0 D1 D3 D2 八选一MUX的逻辑表达式 八选一 1 D4 D5 D7 D6 EN = 1, Y = 0 ; 图4.2.24 ( a ) EN = 0, Y = A2A1A0D0+ A2 A1A0D1+ A2A1A0D2 + A2A1A0D3 +A2A1A0D0+ A2 A1A0D1+ A2A1A0D2 + A2A1A0D3
C B A
1 D D D 1
D
1
图 4.2.28 ( c )
数字电路 第 4 章 组合逻辑电路
几个名词: 生成项 (多余项，添加项）
为生成项
尾部因子：是指每个乘积项中带非号部分的因子
F AB AB BC AD ABDB AC AABCDB ABCD
A B C
D
BD
AC
ABCD
例
例 在只有原变量，没有反变量输入条件下，用与非门实现
例
现在没有反变量 输入，所以其逻 辑电路如图
第1级反相器用来产生 反变量，比前一个图多 了一级门，为3级门的 电路结构
例
上图所示电路不是最佳结果。若对
F AB AB BC AD
进行合并，得
F AB AB BC AD A( B D) B( A C ) ABD B AC ABD B AC
F * (a, b, c, d ) m(14,13,12,10,9,8, 7, 6,5,1)
②采用与非器件的设计方法，求出F*的与非－与非表达式
③再求 F*的对偶式得F的或非－或非表达式
*四、多输出组合逻辑电路的设计
1、什么是多输出函数的组合逻辑电路?
它是一种同一组输入变量下具有多个输出的逻辑电路， 其框图见图所示。
特点
组合逻辑电路特点:
(1)从电路结构上看,基本由逻辑门电路组成； (2)不存在反馈，不包含记忆元件 (触发器)。
从逻辑功能上看,任一时刻的输出仅仅与该时
刻的输入有关，与该时刻之前电路的状态无关。
即时输入决定即时输出。
常用组合模块
常用组合模块（中规模集成电路）:
编码器、译码器、加法器、 数据选择器、数值比较器、 奇偶校验器等。
3级门的电路结构，比 上图少4个反相器
第四章 组合逻辑电路
填空题：1、常用的组合逻辑电路模块有：、、、2、加法器可分为和。
3、组合逻辑电路由各种组成；而时序逻辑电路主要由组成，且是必不可少，它主要由组成。
4、数字电路按照是否有记忆功能通常可分为两类：、。
5、半导体数码显示器的内部接法有两种形式：共接法和共接法。
6、任意两个最小项之和为。
7、对于逻辑函数BC+=，为了化简，利用逻辑代数的基本定理，可表示为CF+ABAF+AB=，但这可能引起型险象。
AC8、在数字系统中，将具有某些信息的符号变换成若干位进制代码表示，并赋予每组代码特定的含义，这个过程叫做。
9、实现编码操作的电路成为编码器，一般编码器有n个输入端，m个输出端，若输入低电平有效，则在任意时刻，只有个输入端可输入0，个输入端输入1。
10、一般编码器有n个输入端，m个输出端，若输入高电平有效，则在任意时刻，有个输入端可输入0，个输入端输入1。
11、一个有n个输入端和m个输出端的普通编码器，若任意时刻只允许一个输入端输入0，则该编码器输入有效电平为电平。
12、一个有n个输入端和m个输出端的普通编码器，若任意时刻只允许一个输入端输入1，则该编码器输入有效电平为电平。
13、译码的逆过程是。
14、编码是的逆过程。
15、译码器有多个输入端和多个输出端，每输入一组二进制代码，只有个输出端有效。
16、译码器有n个输入端，则其最多可以有个输出端。
17、74LS148是一个典型的优先编码器，该电路有个输入端和个输出端。
18、使用共阴极接法的LED数码管时，“共”端应接，a-g应接输出有效的显示译码器。
19、使用共阳极接法的LED数码管时，“共”端应接，a-g应接输出有效的显示译码器。
20、组合逻辑电路的特点是：电路在任一时刻输出信号稳态值由 决定（a 、该时刻电路输入信号；b 、信号输入前电路原状态），与 无关（a 、该时刻电路输入信号；b 、信号输入前电路原状态），属于 （a 、有；b 、非）记忆逻辑电路。
21、逻辑表达式))((C A B A Z ++=可能会产生 型险象。
组合逻辑电路数据选择器实验报告
组合逻辑电路数据选择器实验报告引言：本实验旨在通过设计和实现一个组合逻辑电路数据选择器，加深对组合逻辑电路的理解并掌握其设计和实现方法。
在实验中，我们将使用逻辑门和多路选择器等电子元件来构建一个能够根据输入信号选择输出数据的电路。
实验器材和方法：实验器材：- 逻辑门集成电路芯片（如与门、或门、非门等）- 多路选择器集成电路芯片- 连线材料（如导线、插头等）- 电源实验方法：1. 根据实验要求，确定需要选择的数据位数和输入信号位数。
2. 根据需要选择的数据位数，确定所需多路选择器的输入通道数。
3. 根据输入信号位数，确定所需的逻辑门芯片数目。
4. 根据实验电路的设计原理，将逻辑门芯片和多路选择器芯片按照设计连接起来，形成完整的电路。
5. 使用导线将电路与电源连接，并确保电路的正常工作。
实验结果与讨论：经过实验，我们成功设计并实现了一个组合逻辑电路数据选择器。
在实验中，我们采用了4位数据选择器和2位输入信号。
通过调整输入信号，我们可以选择不同的数据位输出。
实验结果表明，电路能够根据输入信号正确选择并输出对应的数据位。
结论：通过本次实验，我们深入理解了组合逻辑电路数据选择器的工作原理和实现方法。
实验结果表明，我们设计和搭建的电路能够正确选择并输出所需的数据位。
通过实验，我们掌握了组合逻辑电路设计的基本技能，为今后的电路设计和实现打下了坚实的基础。
致谢：在此，我们要感谢实验中提供的器材和设备，以及指导老师对我们的耐心指导和帮助。
没有他们的支持和帮助，我们无法顺利完成本次实验。
参考文献：[1] 电子电路基础. 赵凤生, 高维平. 机械工业出版社, 2015.[2] 数字逻辑与数字系统设计. 江海滨, 李宏, 孙海燕. 电子工业出版社, 2012.[3] 组合逻辑电路设计与实验. 刘振安, 赵兰英. 中国水利水电出版社, 2018.以上为本次组合逻辑电路数据选择器实验的报告。
通过此实验，我们深入了解了组合逻辑电路的设计和实现方法，并成功搭建了一个能够选择输出数据的电路。
总结使用数据选择器实现组合逻辑电路的规律
总结使用数据选择器实现组合逻辑电路的规律一、介绍数据选择器是数字电路中的一种基本逻辑元件，它可以根据输入信号的不同组合输出不同的结果。
在组合逻辑电路中，数据选择器常用于实现多路选择和复用等功能。
本文将围绕使用数据选择器实现组合逻辑电路的规律进行总结。
二、数据选择器的基本原理数据选择器通常由多个输入端、一个输出端和一个控制端组成。
当控制端为0时，输出端与第一个输入端相连；当控制端为1时，输出端与第二个输入端相连。
因此，数据选择器可以根据控制端的信号来切换输出信号。
三、使用数据选择器实现多路选择在数字电路中，有时需要从多个输入信号中选取一个作为输出信号。
这时可以使用多路选择器来实现。
多路选择器通常由2^n个输入端、n个控制端和一个输出端组成，其中n表示控制线数量。
例如，4选1多路选择器就有4个输入线和2条控制线。
四、使用数据选择器实现复用另一种常见的应用场景是复用（Multiplexing）。
复用是指将多个信号通过一个信道进行传输，并在接收端对其进行分离处理。
例如，在计算机内部，CPU需要同时访问多个存储设备，但是CPU的输出端口数量是有限的。
这时可以使用复用器将多个存储设备连接到一个输出端口上，然后通过控制信号来选择需要访问的设备。
五、使用数据选择器实现逻辑运算除了多路选择和复用之外，数据选择器还可以用于实现逻辑运算。
例如，在数字电路中，常常需要对两个二进制数进行比较。
这时可以使用数据选择器来实现比较操作。
具体来说，可以将两个二进制数的每一位都输入到一个数据选择器中，并将比较结果作为控制信号输入到数据选择器中，从而得到比较结果。
六、总结本文围绕使用数据选择器实现组合逻辑电路的规律进行了总结。
首先介绍了数据选择器的基本原理，然后分别讨论了使用数据选择器实现多路选择、复用和逻辑运算等常见应用场景。
通过本文的介绍，读者可以更加深入地理解数字电路中数据选择器的作用和应用方法。
(第七讲)第4章 组合逻辑电路(2)
而四选一数据选择器输出信号的表达式
Y m0 D0 m1 D1 m2 D2 m3 D3
将A、B作为地址输入变量并比较L和Y可得
D0 C、D1 C、D2 0、D3 1
38
画出如图所示的逻辑电路图。
39
4.5.3 数据分配器
数据分配器能把一个输入端信号根据需要分配给 多路输出中的某一路输出。它的作用实际上相当于 一个多个输出的单刀多掷开关。其示意图如图所示 。
13
解：对图进行分析，可知：该 图将高位片的EO接 低位片的EI。当高位片输入端无有效信号输入时， EO=0，使低位片的EI=0，则低位片可以输入信号。 当高位片有有效信号输入时，EO=1，使低位片的 EI=1，禁止低位片工作。 设13有输入信号，因13输入端为高位片的5脚， 此时对应的高位片编码A2A1A0为010、EO=1、 CS=0，低位片的EI=EO=1，所以不工作，此时对应 的低位片输出A2A1A0为111、CS=1、EO=1。所以 A3A2A1A0=0010。
16
4.4.2二进制译码器
二进制译码器通常有n个输入端，2n个输出端，并 且每一个输出端对应一个n个输入端组成的最小项。 常见的MSI集成译码器有2线-4线、3线-8线和4线-16 线译码器。
17
由真值表（P88）可得输出逻辑函数表达式：
Y0 A2 A1 A0 Y4 A2 A1 A0
Y1 A2 A1 A0
（2）由于译码器74LS138的各输出端为最小项的 非，故将上式转化为以下形式：
F ( A, B, C ) m3 m6 m7 m3 m6 m7 Y3 Y6 Y7
22
（3）由上式可画出该函数的逻辑电路图如图所示。
数字电子技术 第4章 组合逻辑电路
图 4.3.8 7448逻辑符号图
数字电子技术
/// 16 ///
图4.3.9 7448驱动BS201A数码管的工作电路 图4.3.10 有灭零控制的8位数码显示系统
数字电子技术
/// 17 ///
3．译码器的应用 由于译码器的输出为最小项取反，而逻辑函数可以写成最小项之和的形式，故可以利用附加的 门电路和译码器实现逻辑函数。
组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
数字电子技术
/// 4 ///
4.1.2 组合逻辑电路的分析
根据逻辑功能的不同特点，可以把数字电路分成两大类，分别是： （1）是组合逻辑电路（简称组合电路） （2）是时序逻辑电路（简称时序电路） 组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。
图4.5.6 数值比较器逻辑电路图
4.2.3 优先编码器
识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。 在优先编码器电路中，允许同时输入两个以上编码信号。 在设计优先编码器时已将所有的输入信号按优先顺序排了队，当几个编码信号同时出现时，只 对其中优先权最高的一个进行编码。
1．设计优先编码器线（4线-2 线优先编码器）
图4.1.3 组合逻辑电路设计步骤
数字电子技术
/// 6 ///
4.1.4 组合逻辑电路的竞争和冒险
同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到 达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险。
图4.1.6 两种冒险波形图
数字电子技术
/// 7 ///
4.2 编码器
组合逻辑电路数据选择器实验报告
组合逻辑电路数据选择器实验报告简介本实验报告旨在探讨组合逻辑电路数据选择器的原理、设计与实现。
在本实验中，我们将通过搭建一个4位数据选择器来深入理解其工作原理，并通过验证实验结果来确认其正确性。
本报告将按照以下结构进行论述：1.概述2.数据选择器的原理3.设计与实现1.电路图设计2.材料准备3.实验步骤4.实验结果4.总结与心得体会概述组合逻辑电路数据选择器是一种常见的数字电路元件，其作用是根据输入的选择信号，从多个数据信号中选择一个进行输出。
数据选择器通常用于诸如多路开关、数据缓存等应用中。
本实验将设计一种4位数据选择器，通过实验验证其正确性和预期功能。
数据选择器的原理数据选择器的原理可以简单概括为：根据选择信号的不同，从多个输入信号中选择一个进行输出。
一种常见的4位数据选择器的原理如下：1.有4个输入端（A0、A1、A2、A3），用于输入4位数据信号。
2.有2个选择输入端（S0、S1），用于输入2位选择信号。
3.根据不同的选择信号，将相应的输入信号输出到输出端。
设计与实现电路图设计首先，我们需要根据数据选择器的原理设计电路图。
图中包含了4个输入端（A0、A1、A2、A3），2个选择输入端（S0、S1）和1个输出端（OUT）。
其中，选择输入端用于控制选择的数据信号，输出端用于输出选择后的数据信号。
材料准备在开始实验之前，我们需要准备以下材料：•面包板•逻辑门芯片（例如：74LS153）•连接线•电源实验步骤根据电路图设计，我们按照以下步骤来实现数据选择器：1.将逻辑门芯片插入面包板，确保引脚与电路图设计对应。
2.将输入端（A0、A1、A2、A3）分别连接到逻辑门芯片的对应引脚。
3.将选择输入端（S0、S1）分别连接到逻辑门芯片的对应引脚。
4.将输出端（OUT）连接到逻辑门芯片的对应引脚。
5.使用连接线将面包板连接到电源。
6.打开电源，观察输出端的信号变化。
实验结果经过实验，我们发现数据选择器能够按照选择信号的不同，输出相应的数据信号。
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常用中规模组合逻辑电路
从一组数据中选择一路信号进行传输的电路，称 为数据选择器。
例：四选一数据选择器
A0 A1
控制信号
输 入 数 据
DDD23 D1
0
输出数据
Y
使能端
S
Chapter 4 组合逻辑电路
1
1
A0
A1
1
1
D3
常用中规模组合逻辑电路
【4选1数据选择器】
“与”门被封锁， 选择器不工作。
&0
S2 S1 S0
DDESSS07210D1D742DHY3CD145D15D6
L
S0 0 1
S1 0 0 S2 0 0
0 10 1 10 0 0 1 1 0 1
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
3. 并行串行数据传送
10011
CP
式
（4）对照比较，确定选择器各个输入变量的表达式
对
照
A 地址输入端： i
?
D 数据输入端： i
?
法
（5）画出连线图
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例3：利用四选一选择器实现如下逻辑函数。
F ABC ABC ABC BC
（1）将逻辑函数化为标准“与或”式，选择地址输入端
选择器输出为标准与或式，含地址变量的 全部最小项。例如
而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
【设计步骤】
（1）选择数据选择器类型：
（2）将逻辑函数化为标准“与或”式（最小项之和的形式）表
达
（3）写出数据选择器的输出函数表达式
ABCD P
1011 0 1100 1 1101 0 1110 0 1111 1
由真值表可得：
P(A,B, C, D) m(0,3,12,15)
28
习题课 假定采用74LS154和与非门实现给定函数功能，可画出逻辑电路图如图所示。
29
Chapter 4
组合逻辑电路
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
（4）典型应用 用译码器实现逻辑函数
1. 基本原理：二进制译码器又叫变量译码器或最小项
译码器,它的输出端提供了其输入变量的 全部最小项。
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74LS138
令 A1 = A, A0 = B
F Y
1/2 74LS153
则 D0 = 0 D1 =D2 = C
(4) 画连线图
D3D2D1 D0
D3 = 1 1 C
A1 A0 ST
AB
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例5：利用八选一构造一位全加器
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
A0 A1 A2 STB STC STA
A0 A1 A2 S3 S2 S1
任何一个函数都可以 写成最小项之和的形式
2
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
2. 基本步骤 (1) 选择集成二进制译码器 (2) 将函数式变换为最小项之和的形式 (3) 确认变量和输入关系 (4) 画连线图
计 数 器
Q2 Q1 Q0
010011
010110
并入
0 100110 1
D0D1D2D3D4D5D6D7
C B
74LS151
A
EN
Y
CP
L ==串=DDD134520=67==出10001
000
001
010
011
100
101
110
111
0
t
L
0
0
1
0
0
1
1
0
1
t
习题课
7.4 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。
Chapter 4 组合逻辑电路
由逻辑图写出逻辑表达式
常用中规模组合逻辑电路
74LS153功能表
使能 选 择 输出
G A1 A0 Y
1 0
0
00
D0
0
01
D1
0
10
D2
0
11
D3
UCC 2G A0 2D3 2D2 2D1 2D0 2Y
16 15 14 13 12 11 10 9
74153 （双4选1）
AA12
A3
•••
=1
D0 D7
D8D15
AAA021 E
Y
D0 •••
D7
•••
D8 D15
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例2． 用2个8选1构成一个16选1两种方法：
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
2. 用数据选择器设计逻辑电路 【基本原理】
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
用4选1数据选择器实现函数
(1) n = k -1 = 3 -1 = 2 可用 4 选 1 数据选择器 74LS153
(2) 标准与或式
数据选择器 Y D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0
(3) 确定输入变量和地址码的对应关系
& D0D7
D0D7
A0
AAA021 E
Y D0 •••
D7
AA12
A3
•••
=0
D0 D7
AAA021 E
Y
D0 •••
=1
D7
•••
D8 D15
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例2． 用2个8选1构成一个16选1两种方法：
& D8D15
A0
AAA021 E
Y =1
D0 ••• D7
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
1、扩展功能
例1． 用2个4选1构成一个8选1两种方法：
2）不使用使能端，而是用两级电路，在输出级加上一个二 选一A2控制地址输入，变成两级选择器电路。
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例2． 用2个8选1构成一个16选1两种方法：
[例]用集成译码器实现函数
[解] (1) 三个输入变量，选 3 线 – 8 线译码器 74LS138 (2) 函数的最小项之和形式
3
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
(3) 确认变量和输入关系
Z3
&
则
(4) 画连线图
在输出端需增加一个与非门
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
D2
&0
>1 Y
D1
&0
0
D0
&0
S 1 1 0 CT74LS153型4选1数据选择器
Chapter 4 组合逻辑电路
0
A0
A1 0 D3
111 111
D2
D1
D0 S 0 11
0 0
选中
常用中规模组合逻辑电路
由控制端决定选择 哪一路数据输出。
&0
&0 &0
>1 Y D0
& D0
“与”门打开，选 择器工作。
74LS138
A0 A1 A2 STB STC STA
CBA
1
Chapter 4 组合逻辑电路
常见中规模组合逻辑电路 4.3.1 加法器
4.3.2 译码器 4.3.3 编码器 4.3.4 数据选择器 4.3.5 数据分配器
4.3.6 数码比较器 4.3.7 奇偶检验电路
Chapter 4 组合逻辑电路
（2）写出选择器的输出函数表达式
（3）对照比较，确定数据选择器各个输入端的表达式
令：
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例4：用74LS151型8选1数据选择器实现逻辑函数式
L
Y
Z S0 Y
74HC151
S1 X
S2
D0D1D2 D3D4 D5D6 D7 E
0 1
比较Y与L，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时，Y=L
例6：利用4选一构造一位全加器
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
例7：利用四选一实现4变量逻辑函数的功能，函数式为 F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15)
Chapter 4 组合逻辑电路
3. 并行串行数据传送
常用中规模组合逻辑电路
0 100110 1
12345678
1G A1 1D3 1D2 1D1 1D0 1Y 地
Chapter 4 组合逻辑电路
【8选1数据选择器】
常用中规模组合逻辑电路
Chapter 4 组合逻辑电路
常用中规模组合逻辑电路
【典型应用】 1、扩展功能
例1． 用2个4选1构成一个8选1两种方法： 1）使用使能端A2的正反接两个E；
F3
AB
AB
m(0,1,6,7)
m0
m1
m6
m 7
26
逻辑电路图如图所示。
习题课
27
习题课
7.5 用一片4-16线译码器和适当的逻辑门设计一个1位十进制数2421码的奇偶位 产生电路(假定采用奇检验)。