数字逻辑 实验法
数字逻辑实验报告实验
一、实验目的1. 理解数字逻辑的基本概念和基本原理。
2. 掌握数字逻辑电路的基本分析方法，如真值表、逻辑表达式等。
3. 熟悉常用数字逻辑门电路的功能和应用。
4. 提高数字电路实验技能，培养动手能力和团队协作精神。
二、实验原理数字逻辑电路是现代电子技术的基础，它主要研究如何用数字逻辑门电路实现各种逻辑功能。
数字逻辑电路的基本元件包括与门、或门、非门、异或门等，这些元件可以通过组合和连接实现复杂的逻辑功能。
1. 与门：当所有输入端都为高电平时，输出端才为高电平。
2. 或门：当至少有一个输入端为高电平时，输出端为高电平。
3. 非门：将输入端的高电平变为低电平，低电平变为高电平。
4. 异或门：当输入端两个高电平或两个低电平时，输出端为低电平，否则输出端为高电平。
三、实验内容1. 实验一：基本逻辑门电路的识别与测试（1）认识实验仪器：数字电路实验箱、逻辑笔、示波器等。
（2）识别与测试与门、或门、非门、异或门。
（3）观察并记录实验现象，分析实验结果。
2. 实验二：组合逻辑电路的设计与分析（1）设计一个简单的组合逻辑电路，如加法器、减法器等。
（2）根据真值表列出输入输出关系，画出逻辑电路图。
（3）利用逻辑门电路搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
3. 实验三：时序逻辑电路的设计与分析（1）设计一个简单的时序逻辑电路，如触发器、计数器等。
（2）根据电路功能，列出状态表和状态方程。
（3）利用触发器搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
四、实验步骤1. 实验一：（1）打开实验箱，检查各电路元件是否完好。
（2）根据电路图连接实验电路，包括与门、或门、非门、异或门等。
（3）使用逻辑笔和示波器测试各逻辑门电路的输出，观察并记录实验现象。
2. 实验二：（1）根据实验要求，设计组合逻辑电路。
（2）列出真值表，画出逻辑电路图。
（3）根据逻辑电路图连接实验电路，包括所需逻辑门电路等。
数字逻辑上机实验报告
一、实验目的1. 理解数字逻辑的基本概念和基本门电路的功能。
2. 掌握组合逻辑电路和时序逻辑电路的设计方法。
3. 学会使用逻辑仿真软件进行电路设计和验证。
4. 培养动手能力和逻辑思维。
二、实验环境1. 实验软件：Multisim 14.02. 实验设备：个人计算机3. 实验工具：万用表、示波器、数字逻辑实验箱三、实验内容1. 组合逻辑电路设计（1）实验一：全加器设计实验目的：设计并验证一个全加器电路。
实验步骤：1. 打开Multisim软件，创建一个新的项目。
2. 从库中选择所需的逻辑门，如AND门、OR门、NOT门等，搭建全加器电路。
3. 使用示波器观察输入和输出波形，验证电路功能。
实验结果：成功搭建全加器电路，输出波形符合预期。
（2）实验二：译码器设计实验目的：设计并验证一个3-8译码器电路。
实验步骤：1. 打开Multisim软件，创建一个新的项目。
2. 从库中选择所需的逻辑门，如AND门、OR门、NOT门等，搭建3-8译码器电路。
3. 使用示波器观察输入和输出波形，验证电路功能。
实验结果：成功搭建3-8译码器电路，输出波形符合预期。
2. 时序逻辑电路设计（1）实验一：D触发器设计实验目的：设计并验证一个D触发器电路。
实验步骤：1. 打开Multisim软件，创建一个新的项目。
2. 从库中选择所需的逻辑门，如AND门、OR门、NOT门等，搭建D触发器电路。
3. 使用示波器观察输入和输出波形，验证电路功能。
实验结果：成功搭建D触发器电路，输出波形符合预期。
（2）实验二：计数器设计实验目的：设计并验证一个4位同步加法计数器电路。
实验步骤：1. 打开Multisim软件，创建一个新的项目。
2. 从库中选择所需的逻辑门，如AND门、OR门、NOT门、触发器等，搭建4位同步加法计数器电路。
3. 使用示波器观察输入和输出波形，验证电路功能。
实验结果：成功搭建4位同步加法计数器电路，输出波形符合预期。
四、实验结果分析1. 通过实验，掌握了组合逻辑电路和时序逻辑电路的设计方法。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言数字逻辑是计算机科学中的重要基础知识，通过对数字信号的处理和转换，实现了计算机的高效运算和各种复杂功能。
本实验旨在通过实际操作，加深对数字逻辑电路的理解和应用。
实验一：二进制加法器设计与实现在这个实验中，我们需要设计一个二进制加法器，实现两个二进制数的加法运算。
通过对二进制数的逐位相加，我们可以得到正确的结果。
首先，我们需要将两个二进制数输入到加法器中，然后通过逻辑门的组合，实现逐位相加的操作。
最后，将得到的结果输出。
实验二：数字比较器的应用在这个实验中，我们将学习数字比较器的应用。
数字比较器可以比较两个数字的大小，并输出比较结果。
通过使用数字比较器，我们可以实现各种判断和选择的功能。
比如，在一个电子秤中，通过将待测物品的重量与设定的标准重量进行比较，可以判断物品是否符合要求。
实验三：多路选择器的设计与实现在这个实验中，我们需要设计一个多路选择器，实现多个输入信号中的一路信号的选择输出。
通过使用多路选择器，我们可以实现多种条件下的信号选择，从而实现复杂的逻辑控制。
比如，在一个多功能遥控器中，通过选择不同的按钮，可以控制不同的家电设备。
实验四：时序电路的设计与实现在这个实验中，我们将学习时序电路的设计与实现。
时序电路是数字逻辑电路中的一种重要类型，通过控制时钟信号的输入和输出，实现对数据的存储和处理。
比如，在计数器中，通过时序电路的设计，可以实现对数字的逐位计数和显示。
实验五：状态机的设计与实现在这个实验中，我们将学习状态机的设计与实现。
状态机是一种特殊的时序电路，通过对输入信号和当前状态的判断，实现对输出信号和下一个状态的控制。
状态机广泛应用于各种自动控制系统中，比如电梯控制系统、交通信号灯控制系统等。
实验六：逻辑门电路的优化与设计在这个实验中，我们将学习逻辑门电路的优化与设计。
通过对逻辑门电路的布局和连接方式进行优化，可以减少电路的复杂性和功耗，提高电路的性能和可靠性。
数字逻辑实验报告
数字逻辑实验报告数字逻辑是一门关于数字电路与计算机硬件的专业学科，数学与电子学是数字逻辑的主要支撑学科。
数字逻辑实验则是数字逻辑课程中重要的一环，通过数字逻辑实验，学生们可以更加直观地了解数字电路的原理与构造，掌握数字逻辑设计和模拟的基本方法和技能。
在这次数字逻辑实验中，我们使用了FPGA平台和Verilog HDL编程语言进行数字电路的设计和模拟。
在实验中，我们以设计一个给定数码在七段显示器上输出的电路为例，具体实现方法如下。
首先，我们需要了解七段显示器的原理。
七段显示器是一种基于数码管工作原理的显示设备，它由七个LED元件（排列成了基本的数字“8”形状）和数码控制器组成。
每个LED元件可以显示数字“0”到“9”以及一些字母和特殊符号。
某个数字或字母在七段数码管上的显示是由对应的七段LED元件亮灭状态的组合来实现的。
接着，我们需要确定给定数字在七段显示器上显示的亮灭状态的对应表。
例如，数字“0”的亮灭状态可以表示为1111110，其中1表示亮，0表示灭。
通过查找资料或自行设计，我们可以获得数字0到9的显示亮灭状态的对应表。
然后，我们需要根据数字的输入和输出设计电路。
电路的输入是一个N位二进制数码，输出是控制七段数码管显示的亮灭状态。
我们可以使用Verilog HDL语言描述电路的模块，如下所示：```module seven_segment_display(input [N-1:0] num, output [6:0] seg);assign seg = {~num[3], num[2], num[1], ~(num[0] & num[2]), num[0] & num[1], ~(num[0] | num[1]), num[0] ^ num[1] ^ num[2]};endmodule```在这个Verilog HDL模块中，我们使用assign关键字将七段数码管的亮灭状态seg与输入num进行绑定。
数字逻辑实验报告
数字逻辑实验报告数字逻辑实验报告引言：数字逻辑是计算机科学中的基础知识，它研究的是数字信号的处理与传输。
在现代科技发展的背景下，数字逻辑的应用越来越广泛，涉及到计算机硬件、通信、电子设备等众多领域。
本实验旨在通过设计和实现数字逻辑电路，加深对数字逻辑的理解，并掌握数字逻辑实验的基本方法和技巧。
实验一：逻辑门电路设计与实现逻辑门是数字电路的基本组成单元，由与门、或门、非门等构成。
在本实验中，我们设计了一个4位全加器电路。
通过逻辑门的组合，实现了对两个4位二进制数的加法运算。
实验过程中，我们了解到逻辑门的工作原理，掌握了逻辑门的真值表和逻辑方程的编写方法。
实验二：多路选择器的设计与实现多路选择器是一种常用的数字逻辑电路，它可以根据控制信号的不同，从多个输入信号中选择一个输出信号。
在本实验中，我们设计了一个4位2选1多路选择器电路。
通过对多路选择器的输入信号和控制信号的设置，实现了对不同输入信号的选择。
实验过程中，我们了解到多路选择器的工作原理，学会了多路选择器的真值表和逻辑方程的编写方法。
实验三：时序逻辑电路的设计与实现时序逻辑电路是一种能够存储和处理时序信息的数字逻辑电路。
在本实验中，我们设计了一个简单的时序逻辑电路——D触发器。
通过对D触发器的输入信号和时钟信号的设置，实现了对输入信号的存储和传输。
实验过程中，我们了解到D触发器的工作原理，掌握了D触发器的真值表和逻辑方程的编写方法。
实验四：计数器电路的设计与实现计数器是一种能够实现计数功能的数字逻辑电路。
在本实验中，我们设计了一个4位二进制计数器电路。
通过对计数器的时钟信号和复位信号的设置，实现了对计数器的控制。
实验过程中，我们了解到计数器的工作原理，学会了计数器的真值表和逻辑方程的编写方法。
结论：通过本次实验，我们深入了解了数字逻辑的基本原理和应用方法。
通过设计和实现逻辑门电路、多路选择器、时序逻辑电路和计数器电路，我们掌握了数字逻辑实验的基本技巧，并加深了对数字逻辑的理解。
数字逻辑实验报告代码
实验名称：数字逻辑基础实验实验目的：1. 理解并掌握基本的数字逻辑门电路及其功能。
2. 学习使用数字逻辑门电路设计简单的组合逻辑电路。
3. 掌握数字逻辑电路的仿真方法。
实验器材：1. 数字逻辑实验箱2. 仿真软件（如Multisim）实验内容：一、实验一：基本逻辑门电路测试1. 实验原理基本逻辑门电路是数字逻辑电路的基础，包括与门（AND）、或门（OR）、非门（NOT）、异或门（XOR）等。
本实验通过测试这些基本逻辑门电路，验证其功能。
2. 实验步骤（1）按照实验箱说明书连接电路。
（2）使用开关模拟输入信号，观察输出结果。
（3）分别测试与门、或门、非门、异或门的功能。
3. 实验结果与门：输入均为高电平时，输出为高电平；否则，输出为低电平。
或门：输入至少有一个高电平时，输出为高电平；否则，输出为低电平。
非门：输入为高电平时，输出为低电平；输入为低电平时，输出为高电平。
异或门：输入不同时，输出为高电平；输入相同时，输出为低电平。
二、实验二：组合逻辑电路设计1. 实验原理组合逻辑电路是由基本逻辑门电路组合而成的电路，其输出仅与当前的输入有关，而与电路历史状态无关。
2. 实验步骤（1）设计一个4位二进制加法器。
（2）使用基本逻辑门电路搭建电路。
（3）测试电路功能。
3. 实验结果设计了一个4位二进制加法器，其功能正常。
三、实验三：数字逻辑电路仿真1. 实验原理数字逻辑电路仿真是一种利用计算机软件模拟实际电路的方法，可以直观地观察电路的输入输出关系。
2. 实验步骤（1）打开仿真软件，创建一个新的项目。
（2）根据实验要求，使用基本逻辑门电路搭建电路。
（3）设置输入信号，观察输出结果。
（4）调整电路参数，观察输出变化。
3. 实验结果使用仿真软件成功搭建了实验二中的4位二进制加法器电路，并验证了其功能。
实验总结：通过本次数字逻辑实验，我们对基本逻辑门电路及其功能有了更深入的了解。
同时，我们学会了使用基本逻辑门电路设计简单的组合逻辑电路，并掌握了数字逻辑电路的仿真方法。
数字逻辑专题实验-实验报告
数字逻辑电路专题实验报告——多功能数字钟设计目录一．实验目的 (3)二．设计项目实现的目标 (3)三．系统设计方案 (3)1. 系统功能模块示意图： (3)2. 功能模块说明： (3)总控电路 (3)四．测试结果及分析 (8)五．项目总结 (10)六．结束语 (10)七．参考书 (11)一．实验目的1．学会综合运用组合逻辑、时序逻辑设计数字系统电路的方法2．学会使用EDA软件（Quartus）设计调试电路的方法3．掌握FPGA（可编程逻辑器件）技术的层次化电路设计二．设计项目实现的目标设计一个数字式电子时钟。
能够显示时、分、秒，其中小时采用24时计时法，能够整点报时，报时时，按照12时计时法报时，闹钟响的次数与时间相同，电子钟与秒表的显示均由LED七段数码管显示。
系统可以手动调节时间。
三．系统设计方案1. 系统功能模块示意图：可将系统电路划分为三个模块：控制电路模块、计时模块及报时模块。
而计时模块又分为计秒模块、计分模块及计小时模块。
2. 功能模块说明：总控电路模块功能：（1）60进制BCD码计数器counter60电路原理图如下所示：clk为时钟信号输入，en和enout分别为计数使能输入和进位使能输出，用于各计时模块间的级联q0~7为计数值的BCD码输出。
说明：设计该计数器应输出两路BCD码，一路表示十位，模为6；另一路表示个位，模为10。
使用的元器件为74161四位二进制计数器及若干逻辑门，两个74161采用同步方式级联。
（2）24进制BCD码计数器counter24电路原理图如下所示：（3）校时模块adjuster电路原理图如下所示：d2_4e2线-4译码器电路：adjuster校时电路：S_CE、M_CE、H_CE分别连接秒分时计数的使能端，CLK输出连接其各计数器时钟信号输入端；EN为时钟的使能输入端，CLK1Hz为控制整个时钟的时钟信号输入，S_ENOUT、M_ENOUT连接各计数器的进位使能，SET为加一修改输入，MODE为模式切换模式输入：（1）MODE无输入,COUNTER的QA和QB为00，译码后SEL为1，74157选择器选择B1、B2、B3、B4，输出CLK、S_CE、M_CE、H_CE分别为CLK1Hz时钟信号、EN、S_ENOUT、M_ENOUT，使电路进入正常计时过程；（2）MODE输入一个脉冲，计数器加1，译码后输出SEL，S_EN，M_EN，H_EN分别为0，1，0，0，74157选择器选择A1、A2、A3、A4，输出CLK、S_CE、M_CE、H_CE 分别为SET、S_CE、M_CE、H_CE，此时输入SET脉冲即完成对秒的加1修改；（3）分钟修改与小时修改，只需分别给MODE两个脉冲和三个脉冲即可切换到所需模式下，道理与（2）中所述相同，故不再赘述。
数字逻辑实验报告武大(3篇)
第1篇一、实验目的1. 理解数字逻辑的基本概念和原理；2. 掌握数字逻辑电路的基本分析方法；3. 熟悉数字电路仿真软件的使用；4. 培养实验操作能力和问题解决能力。
二、实验内容及步骤1. 实验一：组合逻辑电路设计（1）设计2选1多路选择器（MUX21）1）根据教材5.1节流程，利用Quartus II完成MUX21的文本编辑输入（MUX21.v）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，a和b分别接来自不同的时钟，输出信号接蜂鸣器；5）编译、下载和硬件测试实验，通过选择键1，控制s，可使蜂鸣器输出不同音调。
（2）设计三人表决电路1）根据教材5.1节流程，利用Quartus II完成三人表决电路的文本编辑输入（图5-36）；2）进行仿真测试，给出仿真波形；3）在实验系统上硬件测试，验证设计功能；4）引脚锁定及硬件下载测试，ABC[2..0]分别接自键3、键2、键1；CLK接自时钟CLOCK0(256Hz)，输出信号X接D1，输出信号Y接蜂鸣器；5）编译、下载和硬件测试实验，通过按下键3、键2、键1，控制D1的亮灭。
2. 实验二：时序逻辑电路设计（1）设计‘101’序列检测器1）验证RS/D/JK/T触发器的功能；2）熟悉逻辑分析仪、字发生器的使用；3）形成原始的状态图和状态表；4）采用Mealy型同步时序逻辑电路实现序列检测器的功能；5）初始状态：A，状态1：B，状态2：C；6）状态化简（用隐含表）；7）状态编码（优先级1>2>3的顺序编码）；8）确定激励函数和输出函数，并画出逻辑电路图；9）在Ni Multisim上实现电路的仿真；10）记录实验现象，采用截屏波形的方法。
（2）设计RISC-V五级流水线CPU1）了解数字逻辑与组成原理实践教程；2）设计32位RISC-V五级流水线CPU代码；3）使用Modelsim进行仿真；4）提供项目源代码、测试数据、设计图和指令集；5）编写实验报告，包括实验目的、环境介绍、系统设计、实验步骤和结果分析。
数字逻辑实验指导书(1)
实验一 实验箱及小规模集成电路的使用一 实验目的1 掌握实验箱的功能及使用方法2 学会测试芯片的逻辑功能二 实验仪器及芯片1 实验箱2 芯片：74LS00 二输入端四与非门 1片74LS86 二输入端四异或门 1片 74LS04 六非门 1片三 实验容1 测试芯片74LS00和74LS86的逻辑功能并完成下列表格。
（1） 74LS00的14脚接＋5V 电源，7脚接地；1、2、4、5、9、10、12、13脚接逻辑开关，3、6、8、11接发光二极管。
（可以将1、4、9、12接到一个逻辑开关上，2、5、10、13接到一个逻辑开关上。
）改变输入的状态，观察发光二极管。
74LS86的接法74LS00基本一样。
表1.1 74LS00的功能测试表1.2 74LS86的功能测试（2）分析74LS00和74LS86的四个门是否都是完好的。
2 用74LS00和74LS04组成异或门，要求画出逻辑图，列出异或关系的真值表。
（3）利用74LS00和74LS04设计一个异或门。
画出设计电路图。
实验二译码器和数据选择器一实验目的1继续熟悉实验箱的功能及使用方法2掌握译码器和数据选择器的逻辑功能二实验仪器及芯片1 实验箱2 芯片：74LS138 3线－8线译码器 1片74LS151 八选一数据选择器 1片74LS20 四输入与非门 1片三实验容1 译码器功能测试（74LS138）芯片管脚图如图2.1所示，按照表2.1连接电路，并完成表格。
其中16脚接＋5V，8脚接地，1～6脚都接逻辑开关，7、9、10、11、12、13、14、15接发光二极管。
表2.12 数据选择器的测试（74LS151）按照表2.2连接电路，并完成表格。
其中16脚接＋5V，8脚接地；9、10、11，为地址输入端，接逻辑开关；4、3、2、1、12、13、14、15为8个数据输入端，接逻辑开关；G为选通输入端，Y为输出端，接发光二极管。
表2.2选通端地址输入端 数据输入端 输出 GA 2 A 1 A 0 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 Y 1 × × × × × × × × × × × 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 0 1 1 1 0 1 0 1 1 1 1 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 1 1 1 0 0 1 1 0 0 0 1 1 0 1 1 0 0 1 1 1 0 0 11111113 分别用74LS138（配合74LS20）和74LS151实现逻辑函数),,,(7421m m m m F ∑=,要求画出逻辑图。
《数字逻辑》实验指导书
目录实验1: 基本逻辑门电路 (2)EDA设计实验的基本步骤和注意事项 (4)实验2: 译码器及其应用 (10)实验3 触发器、移位寄存器的设计和应用 (15)实验4: 计数器 (18)实验5: 数字系统的设计 (19)实验报告格式和内容 (20)实验1: 基本逻辑门电路一、实验目的1: 掌握各种门电路的逻辑功能及测试方法。
2: 学习用与非门组成其它逻辑门电路。
二、实验用的仪器、仪表TEC —５实验箱 74LS00二输入四与非门 三态门74LS125三、实验原理与非门的逻辑功能是: 当输入端中有一个或一个以上低电平时, 输出端为高电平。
只有当输入端全为高电平时, 输出端才为低电平（即有“0”得“1”, 全“1”出“0”）。
三态输出门是一种特殊的门电路。
它与普通的逻辑门电路不同, 它的输出状态除了高、低电平两种状态（均为低阻状态）外, 还有第三种状态,即高阻态。
处于高阻态时, 电路与负载之间相当于开路。
三态门主要用途之一是实现总线传输。
三态输出门符号与功能表如下（此例以低有效的使能器件为例）。
四、实验内容 1: 测试二输入与非门的逻辑功能与非门的输入端接逻辑开关电平, 输出端接发光二极管。
按表1－2所示测试与非门, 并将测试结果填入表中。
B A F •= 表1－１AB2: 学习用二输入与非门构成其他逻辑电路的方法, 并测试。
与门逻辑功能实现:根据布尔代数的理论, ,所以用2个与非门即可实现与门逻辑功能。
输入A 、B 接逻辑开关, 输出端接发光二极管。
参考表1－１, 设计表格, 并将测试结果填入表中。
或门逻辑功能实现:根据布尔代数的理论, ,所以用3个与非门即可实现或门逻辑功能。
输入A 、B 接逻辑开关, 输出端接发光二极管。
参考表1－1, 设计表格, 并将测试结果填入表中。
异或门逻辑功能实现:根据布尔代数的理论, ,根跟据此异或逻辑表达式经过变换, 逻辑图如下, 请自行验证此逻辑图的正确性, 同时思考如果直接据逻辑表达式画逻辑图, 效果如何, 近而体会变换的作用。
数字逻辑实验报告
显示管来确定输出信号是否有效。 ，用万能表测量出输出端的电平大小，并及时 记录下实验结果。
实验结果
A(V) B(V) C(V)
1.0 4.8 0.26
0.1 0.3 4.5 实验结论：
实验结果验证了非门逻辑电路的功能，可以用一个图和真值表表示：
2.验证或非门的逻辑功能 实验器材：
数字逻辑实验箱一个；数字万用表一个； 5V 电源一个；导线若干； 实验原理：
74LS02 为四个二输入端的与非门， 74LS04（或 74HC04）是六反相器。 实验过程：
参照引脚分布图，连接电路图，在电路图连接完成之前要断开电源。 1,2 两个端 口为输入端， 1,2 两个输入端接在控制端，通过波动上下开关来改变输入电阻的 大小，通过控制 2 个输入端电平的高低。 3 为输出端，接在信号显示管上，通过 显示管来确定输出信号是否有效。 ，用万能表测量出输出端的电平大小，并及时 记录下实验结果。 实验结果：
实验报告
实验一 基本门电路功能验证实验
实验目的：
验证 与非门 74LS00（或 74HC00）、或非门 74LS02）以及 非 门 74LS04（或 74HC04）逻辑功能
1.验证与非门的逻辑功能 实验器材：
数字逻辑实验箱一个；数字万用表一个； 5V 电源一个；导线若干； 实验原理：
74LS00（或 74HC00）为四个二输入端的与非门， 74LS04（或 74HC04）是 六反相器。其引脚分别如图 1、2 所示。 实验过程： 参照引脚分布图，连接电路图，在电路图连接完成之前要断开电源。 1,2 两个端 口为输入端， 1,2 两个输入端接在控制端，通过波动上下开关来改变输入电阻的 大小，通过控制 2 个输入端电平的高低。 3 为输出端，接在信号显示管上，通过 显示管来确定输出信号是否有效。 ，用万能表测量出输出端的电平大小，并及时 记录下实验结果。
数字逻辑 加法器实验
数字逻辑（组合逻辑电路）加法器实验一．实验目的1.熟悉组合逻辑电路特点2.掌握组合逻辑电路的设计与测试方法3.学习用两个半加器组成全加器进行逻辑设计二．实验原理主要尝试由两个半加器组成一个全加器实现逻辑电路。
1. 根据逻辑公式Si=Ai⊕Bi⊕Ci-1（半加和）,Ci=AiBi+AiCi-1+BiCi-1(半加进位)画出真值表及卡诺图，如下：Ai Bi Ci-1 Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1&AiBiSi00 01 11 10 0 0 1 0 1 110 1Si 的卡诺图Ai BiCi-1 00 01 11 10 0 0 0 1 0 11 11Ci 的卡诺图2. 如有需要，将公式化为可以由与门、或门和异或门搭建的逻辑式，根据公式设计电路如下。
AiSiBiCi-1Ci逻辑电路&&>=13. 验证逻辑功能，按设计电路连线，用真值表验证其正确性。
三．实验设备与器件1. 数字电路实验箱（+5v直流电源；逻辑电平开关；逻辑电平显示器；导线若干）；2. 万用表；3.集成芯片与门、或门、异或门。
四.实验内容及实验步骤1.分别连接好与门、或门、异或门并测试其可行性；2.测试完毕确定门完好。
依据实验原理中所设计的逻辑电路连接门电路；3.电路连接完毕。
确定连接无误，再依据实验原理中的真值表进行测试，以验证该设计电路的正确可行性。
五．实验结果经验证，实验原理图中逻辑设计电路正确且可行六．实验体会一次成功的实验需要预先的设计、细致的操作及多次的测试。
在本次实验中，通过对逻辑公式的转换、实现电路的设计和利用真值表的测试，我明白理论应同于实践，也在撘接繁多的连线中体会到团队合作的重要性。
数字逻辑实验报告(完整)一套
数字逻辑电路实验一、实验目的1.初步了解TDS－4数字系统综合实验平台、数字万用表UT56的使用方法。
2.熟悉TTL中小规模集成电路的外型、管脚和使用方法。
3.掌握TTL与非门和异或门输入输出之间的逻辑关系及输入输出逻辑电平值。
二、实验器件、仪器和设备1．4双输入与非门74LS00 1片2．4异或门74LS86 1片3．4双输入与非门74LS20 1片4．4-2-3-2输入与或非门74LS64 1片5．数字万用表UT56 1台6．PC机（数字信号显示仪）1台7 ．TDS－4数字系统综合实验平台芯片引脚图三、实验步骤和测试分析1.初步了解TDS－4数字系统综合实验平台①学习数字万用表UT56的正确使用方法。
②利用数字万用表直流电压挡、实验平台LED指示灯及逻辑测试笔，弄清TDS－4数字系统综合实验平台为我们提高的电源端+5V、接地点，弄懂信号源逻辑电平开关K0~K11、2路单脉冲信号源功能及使用方法。
2．测试逻辑门的逻辑功能①测试4双输入与非门74LS00中至少一个与非门的逻辑功能。
②测试4双输入异或门74LS86异或门的逻辑功能。
测试方法和结果记录方式如①要求。
4输入与非门测试表格双4输入与非门(附加)4异或门测试表格3.进一步了解TDS－4数字系统综合实验平台①学习实验平台提供的数字信号显示仪使用方法，并利用其观察实验平台提供的所有固定频率时钟源12MHz、6MHz、3MHz、2MHz、1MHz、500KHz、100KHz共7 种频率的方波的波形图，并记录3MHz、2MHz、1MHz三种频率的方波的波形图。
②利用数字信号显示仪，观测与非门和异或门的控制特性。
观测方法如测试原理图所示，记录输入、输出波形，并对波形进行分析。
分析芯片是否满足所应有的逻辑功能，判断芯片好坏。
通过上图的测试数据及波形照片，可以得出芯片满足所应有的逻辑功能，即所使用的74LS00为正常芯片。
4. 用与非门芯片实现逻辑功能（二选一）①用74LS20实现逻辑功能，并测试验证。
数字逻辑实验 迭代法
数字逻辑实验迭代法数字逻辑实验--迭代法数字逻辑是计算机科学的基础，是数字电路实现的理论基础。
数字逻辑实验是培养学生数字电路设计和实现能力的重要环节。
迭代法是数字逻辑实验中的一种重要方法，本文将介绍迭代法的基本概念、实现过程以及应用。
一、基本概念迭代法是指在某个问题的解决过程中，不断地进行逐步逼近，直到满足某个条件为止的一种方法。
在数字逻辑实验中，迭代法通常用于逻辑电路的设计和测试。
二、实现过程迭代法的实现过程通常需要以下步骤：1.定义问题：首先需要明确问题的定义和要求，确定问题的解决方案。
2.初始值：确定初始值，即从哪个初始状态开始迭代。
3.迭代公式：确定迭代公式，即每一次迭代应该进行的操作。
4.收敛条件：确定收敛条件，即迭代过程应该满足的条件，通常是误差小于某个给定值或达到了某个特定状态。
5.迭代过程：根据迭代公式进行迭代，直到满足收敛条件为止。
三、应用迭代法在数字逻辑实验中有广泛的应用，其中最常见的是逻辑电路的设计和测试。
1.逻辑电路的设计：在数字逻辑电路的设计过程中，迭代法通常用于逻辑门电路的优化。
通过不断迭代，可以调整逻辑门的输入和输出，使得电路的逻辑功能更加完善，达到最优化的效果。
2.逻辑电路的测试：在数字逻辑电路的测试过程中，迭代法通常用于测试电路的正确性。
通过不断迭代，可以调整电路的输入和输出，使得电路的测试结果更加准确，从而保证电路的正确性。
3.数字信号处理：在数字信号处理中，迭代法通常用于信号的滤波和降噪。
通过不断迭代，可以调整滤波器的参数，使得信号的噪声被滤除，从而得到更加清晰的信号。
4.图像处理：在图像处理中，迭代法通常用于图像的分割和去噪。
通过不断迭代，可以调整图像分割和去噪算法的参数，使得图像更加清晰，更加容易处理。
迭代法是数字逻辑实验中一种十分重要的方法，通过迭代不断逼近，可以有效地解决数字电路设计和实现过程中的问题，从而提高数字电路的设计和实现能力。
《数字逻辑》实验 组合逻辑电路实验
组合逻辑电路实验一一、实验目的1、熟悉半加器、全加器的实验原理，学习电路的连接；2、了解基本74LS系列器件（74LS04、00、32）的性能；3、对实验结果进行分析，得到更为优化的实验方案。
二、实验内容1、按照实验原理图连接电路。
2、实验仪器：74LS系列的芯片、导线。
实验箱内的左侧提供了插放芯片的地方，右侧有控制运行方式的开关KC0、KC1及KC2。
其中KC1用来选择实验序号。
序号为0时，手动进行。
自动运行时按加、减选择所做实验的序号。
试验箱内有分别用于手动和自动实验的输入的控制开关K n和S n。
3、三、实验原理实验原理图如下：四、实验结果及分析1、将实验结果填入表1-1表1-1 2、实验结果分析 由实验结果可得半加和： Hi=Ai ⊕Bi 进位： Ci=AiBi则直接可以用异或门和与门来实现半加器，减少门的个数和级数，提高实验效率。
实验二 全加器一、实验目的1、掌握全加器的实验原理，用简单的与、或非门来实现全加器的功能。
2、分析实验结果，得到全加器的全加和和进位的逻辑表达式，根据表达式用78LS138和与、或、非门来实现全加器。
二、实验内容同半加器的实验，先采用手动方式，再用自动方式。
用自动方式时选实验序号2。
三、实验原理四、实验结果及其分析表1-22、实验结果分析从表1-2中的实验结果可以得到：Si=Ai Bi 1-Ci +Ai Bi 1-Ci +A i B i C i-1=Ai ⊕Bi ⊕Ci-1 Ci=AiBi+AiCi-1+BiCi-1故Si=∑)7,4,2,1(m Ci=∑)7,6,5,3(m因此可用三—八译码器74LS138和与非门实现全加器，逻辑电路图如下：实验三 三—八译码器与八—三编码器一、实验目的1、进一步了解译码器与编码器的工作原理，理解译码和编码是相反的过程。
2、在连接电路时，注意译码器74LS138和编码器74LS148使能端的有效级，知道两者的区别。
3、通过实验理解74LS148是优先权编码器。
数字逻辑入门实验报告
一、实验目的1. 理解数字逻辑的基本概念和原理。
2. 掌握基本的数字逻辑电路及其功能。
3. 培养动手能力和实际操作技能。
4. 学会使用实验设备进行数字逻辑电路的搭建和测试。
二、实验环境1. 实验设备：数字逻辑实验箱、数字万用表、示波器、逻辑分析仪等。
2. 实验软件：Multisim、Logisim等数字电路仿真软件。
三、实验内容1. 基本逻辑门电路实验a. 与门、或门、非门、与非门、或非门、异或门、同或门的搭建与测试。
b. 逻辑门电路组合实验，如半加器、全加器、译码器、编码器等。
2. 时序逻辑电路实验a. 基本触发器（D触发器、JK触发器、SR触发器）的搭建与测试。
b. 时序逻辑电路组合实验，如计数器、寄存器、顺序控制器等。
3. 组合逻辑电路实验a. 逻辑函数的化简与实现。
b. 逻辑电路的优化设计。
4. 时序逻辑电路实验a. 计数器的设计与实现。
b. 寄存器的应用与实现。
四、实验步骤1. 实验一：基本逻辑门电路实验a. 搭建与门、或门、非门、与非门、或非门、异或门、同或门电路。
b. 使用示波器观察输入、输出波形，验证电路功能。
c. 使用逻辑分析仪分析电路逻辑关系。
2. 实验二：时序逻辑电路实验a. 搭建D触发器、JK触发器、SR触发器电路。
b. 使用示波器观察触发器的输入、输出波形，验证电路功能。
c. 搭建计数器、寄存器、顺序控制器电路，观察电路功能。
3. 实验三：组合逻辑电路实验a. 使用真值表化简逻辑函数。
b. 设计逻辑电路，实现化简后的逻辑函数。
c. 使用示波器观察电路输入、输出波形，验证电路功能。
4. 实验四：时序逻辑电路实验a. 设计计数器电路，实现特定计数功能。
b. 设计寄存器电路，实现数据存储功能。
c. 使用示波器观察电路输入、输出波形，验证电路功能。
五、实验结果与分析1. 实验一：成功搭建了基本逻辑门电路，验证了电路功能。
2. 实验二：成功搭建了时序逻辑电路，验证了电路功能。
3. 实验三：成功实现了逻辑函数的化简与电路设计，验证了电路功能。
数字逻辑实验--24s计时器
数字逻辑课程实验报告实验名称时序电路研究之24s计时器实验人姓名学号班级同组人姓名实验时间成绩一、实验内容结合试验箱设计一个计数器能够实现24秒计时功能，设计应具备必要的输入输出和起停功能二、实验原理24s计数器是由分频器，计数器，译码器组成。
如下图2为24s计数器的原理图图2分频器用于较高频率的时钟进行分频操作，得到较低频率的信号，工作原理是计数。
由于实验箱的工作频率为100000HZ，而我们所需要的24S计数器是以S（即1HZ）为计量单位的，所以需要把频率降低。
其原理图如2.1图2,1计数器主要是用来计数的，24s计时器要求从24s开始依次往下降，所以需要一个计数器，在计数器的设计过程中要有暂停键。
下图2,2为其原理图图2。
2译码器是把具有特殊含义的输入代码译成对应输出的有效信号。
因为最终要把代码下载到芯片上，用led数码管显现出来，所以需要把0-24进行编码，可以把个位和十位分别用一个数码管表示。
由于数码管的输入为四位，所以个位和十位分别用四位2进制进行编码。
如图2.3为译码器的原理图和led灯的图。
其编码对应的真值表为：a f00000 "00000000";00001 "00000001";00010 "00000010";00011 "00000011";00100 "00000100";00101 "00000101";00110 "00000110";00111 "00000111";01000 "00001000";01001 "00001001";01010 "00010000";01011 "00010001";01100 "00010010";01101 "00010011";01110 "00010100";01111 "00010101";10000 "00010110";10001 "00010111";10010 "00011000";10011 "00011001";10100 "00100000";10101 "00100001";10110 "00100010";10111 "00100011";11000 "00100100"; orther 111111111图2.3三、VHDL实现1.分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity divpin isport(clk,en:in std_logic;Reset: in std_logic;clkout:out std_logic);end divpin;architecture clock of divpin issignal counter:integer range 0 to 3;signal div_clk: std_logic;beginprocess(clk, Reset,en)beginif (Reset='1') thendiv_clk<='1';counter<=0;elseif (en='1') thenif (clk'event and clk='1') thenif (counter=3)thencounter<=0;div_clk<=not div_clk;elsecounter<=counter+1; end if;end if;elsecounter<=0;end if;end if;end process;clkout<=div_clk;end clock;2.计时器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clock_24 isport(clk,en,Reset:in std_logic;q:out std_logic_vector(4 downto 0));end clock_24;architecture counter1 of clock_24 issignal counter:std_logic_vector(4 downto 0);beginprocess(clk,en,Reset)beginif (Reset='1') thencounter<="11000";elseif (clk'event and clk='1')thenif(en='1' and counter/="00000")then counter<=counter-1;elsecounter<=counter;end if;end if;end if;end process;q<=counter;end counter1;3.译码器library ieee;use ieee.std_logic_1164.all;entity deco_24 isport(a:in std_logic_vector(4 downto 0);f: out std_logic_vector(7 downto 0) );end deco_24 ;architecture decoder_47 of deco_24 issignal h: std_logic_vector(4 downto 0);beginh<=a;process(h)begincase h iswhen "00000"=>f<="00000000";when "00001"=>f<="00000001";when "00010"=>f<="00000010";when "00011"=>f<="00000011";when "00100"=>f<="00000100";when "00101"=>f<="00000101";when "00110"=>f<="00000110";when "00111"=>f<="00000111";when "01000"=>f<="00001000";when "01001"=>f<="00001001";when "01010"=>f<="00010000";when "01011"=>f<="00010001";when "01100"=>f<="00010010";when "01101"=>f<="00010011";when "01110"=>f<="00010100";when "01111"=>f<="00010101";when "10000"=>f<="00010110";when "10001"=>f<="00010111";when "10010"=>f<="00011000";when "10011"=>f<="00011001";when "10100"=>f<="00100000";when "10101"=>f<="00100001";when "10110"=>f<="00100010";when "10111"=>f<="00100011";when "11000"=>f<="00100100";when "11000"=>f<="00100100";when others=>f<="11111111";end case;end process;end decoder_47 ;四、测试及分析分频器：为了使波形实验结果明显，不妨把频率仅仅降低一点。
数字逻辑实验报告
数字逻辑实验报告实验一 3-8译码器设计一、实验目的1.通过一个简单的 3-8 译码器的设计, 让学生掌握用原理图描述组合逻辑电路的设计方法。
2.掌握组合逻辑电路的软件仿真方法。
二.填写表格（亮或暗）（2）三. EDA平台下用原理图输入法设计组合电路的步骤。
（3）(1)在QuartusⅡ主界面下选择File->New命令, 然后选择Other File选项卡, 从中选择Vector Waveform File,建立一个空的波形编辑器窗口, 将此波形文件保存, 并勾选add file current project。
（4）在Name区域的对话框中单击Node Finder按钮。
（5）进行选择和设置, 完成节点添加。
（6）选择Edit->End Time命令, 将其设置为1.0us。
使用波形编辑器工具条编辑输入节点A,B,C的波形。
为节点A,B,C分别赋予周期为200ns,400ns,800ns的时钟波形, 初始电平为“0”。
然后通过View->Fit in Window显示输入波形全貌。
执行Tools->Simulator Tool命令, 进行设置, 单击Start进行仿真。
观察仿真结果, 检查是否与设计相符合。
四. 在仿真过程中, 为何设置A, B,C分别为周期为200ns,400ns,800ns的时钟信号？答: 将其周期设置成一定比例, 在仿真结果中便于观察与比较波形。
五.时序仿真波形中, 输出波形与输入波形是否同步变化？如何解释输出波形中存在的毛刺？答: 不是同步变化的。
输出波形中存在的毛刺是组合逻辑电路中的冒险现象, 主要是由于门电路的延迟时间产生的。
请总结实验中出现的问题, 你是如何解决的？答: （1）问题: 在为译码器的元件的管脚上添加连线时, 由于连接的线较多, 出现了线连接出错, 导致电路编译出错。
解决: 根据编译的提示找出了连接出错的地方, 然后重新连接再编译。
[计算机软件及应用]数字逻辑实验
![[计算机软件及应用]数字逻辑实验](https://img.taocdn.com/s3/m/796ea32d590216fc700abb68a98271fe900eaf56.png)
实验一 TTL 集成门的测试与使用一、实验目的（1）掌握TTL 与非门、集电极开路门和三态门逻辑功能的测试方法 （2）熟悉TTL 与非门、集电极开路门和三态门主要参数的测试方法 二、实验原理1．TTL 集成与非门实验使用的TTL 与非门74LS020（或T4020、T063等）是双4输入端与非门，即在一块集成块内含有两个互相独立的与非门，每个与非门有4个输入端。
其逻辑表达式为 ：Y=ABCD 。
其逻辑符号如图1-1所示。
器件引出端排列图在本章末附录中可查到。
所有TTL 集成电路使用的电源电压均为V =+5V 。
图1-1 四输入与非门的逻辑符号CC TTL 与非门的主要参数：（1）低电平输出电源电流I CCL 和高电平输出电源电流低电平输出电源电流I CCH 。
是指：所有输入端悬空、输出端空载时，电源提供器件的电流。
电源电流。
通常电平输入电流，其余输入端悬空时，由被测输入端流出的电流值。
被测输入端接至电源，其余输入端接地，流入被测输入端的电流值。
输特性与输人电压之间关系的特性曲线。
从电压传输特性曲线上可以直接读得下述各参数值。
当输出接有拉电流负载时。
值将下降。
其允许的最小输出高电平电压值端悬空时的输出电压值。
当输出端接有灌电流负载时，值将升高。
其允许的最大输出低电平电压值（min ）（min ）≥2.0V 。
最大输入（max ）（max ）≤。
阀值电压（min ）与（max ）之间迅速变化段中点附近的输入NH I CCL 高电平输出电源电流I 则是指：每个门各有一个以上的输入端接地，输出端空载时的CCH I CCL >I CCH 。
（2）低电平输入电流I 和高IL I IH低电平输入电流是指：被测输入端的输入电压V IL =0.4V高电平输入电流是指：+5V（3）电压传电压传输特性是反映输出电压V O V I 输出高电平电压值1) V OH是指与非门有—个以上输入端接地时的输出电压值。
V OH V OH =2.4V 。
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数字逻辑实验法
数字逻辑实验是电子工程中重要的一环，它涉及到数字电路的设计、分析和测试等方面。
数字逻辑实验的主要目的是为了学生能够掌
握数字电路的基本原理和实现方法，以及了解数字电路的应用。
数字
逻辑实验内容繁多，下面我们一一来解析。
1. 基本组合逻辑电路实验
基本组合逻辑电路实验包括了与门、或门、非门、异或门和与非
门等电路的实现与测试。
在实验中，学生需要掌握数字逻辑电路的输
入输出特性，了解逻辑电路的单元运算过程，以及掌握数字逻辑元器
件的基本使用方法与测试技巧。
2. 时序逻辑电路实验
时序逻辑电路实验主要包括了触发器、计数器、移位寄存器、时
序比较器等电路的实现与测试。
在该实验中，学生需要掌握数字逻辑
元器件的触发过程，理解时序电路的时序条件，掌握时序电路的输入
输出特性及使用方法。
3. 数字信号处理实验
数字信号处理实验主要是针对数字信号的处理过程进行研究，包
括了数字滤波器、数字变换器、数字编解码器等电路的实验。
在该实
验中，学生需要了解数字信号的基本概念以及数字信号的表示方法等。
4. FPGA设计实验
FPGA（现场可编程门阵列）设计实验是数字逻辑实验中的一个重
要组成部分，其主要包括了原理图设计、Verilog语言编程、逻辑仿真、下载到FPGA器件等多个方面。
学生需要掌握FPGA器件的配置文件与
下载流程，了解FPGA器件的使用方法与项目调试方法，掌握电子系统
设计的流程及方法。
以上就是数字逻辑实验的主要内容，希望可以帮助广大电子工程
学子，提升数字逻辑实验的设计与分析水平。