第七章 常用时序逻辑功能器件解读
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常用时序逻辑功能器件
左移 右移 串行输入 串行输入
DIR D0 D1 D2 D3 DIL S1 S0 S1 S0 74LS194 Q0 Q1 Q2 Q3 CP RD
DIR D0 D1 D2 D3 DIL S1 S0 74LS194 Q0 Q1 Q2 Q3 CP RD CP RD
作业题
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CP VI Q0 Q1 Q2 Q3 0 0 0 0 0 0 1 1 1 0 0 0 2 1 1 1 0 0 3 0 0 1 1 0 4 1 1 0 1 1
用JK触发器构成的移位寄存器
并 FF0 1J 1 C1 1K 移位 CP 脉冲 Q0 FF0 1J C1 1K 行 Q1 FF0 1J C1 1K 输 Q2 FF0 1J C1 1K 出 Q3 DO串行 输出
QB
P T CP C′r A′
Q′A
Q′B Q′C 7 41 61
′ B
Q′D ′ OC 1
C′
′ D LD′
1 0
0
1
0 (c)
1 0
0
1
1
7.2寄存器和移位寄存器
在数字系统中，常需要一些数码暂时存放起来， 这种暂时存放数码。一个触发器可以寄存1位二 进制数码，要寄存几位数码，就应具备几个触发 器，此外，寄存器还应具有由门电路构成的控制 电路，以保证信号的接收和清除。
B
P T CP ′ C′r A
Q′A
Q′B Q′C 7 41 61
′ B C′
Q′D ′ OC
图 7-15 例 7-4 模 60 计数器逻 辑图 (a) 大模分解法； (b) 整体置 0 法； (c) OC整体置数 法
&
′ D LD′
DIR D0 D1 D2 D3 DIL S1 S0 S1 S0 74LS194 Q0 Q1 Q2 Q3 CP RD
DIR D0 D1 D2 D3 DIL S1 S0 74LS194 Q0 Q1 Q2 Q3 CP RD CP RD
作业题
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CP VI Q0 Q1 Q2 Q3 0 0 0 0 0 0 1 1 1 0 0 0 2 1 1 1 0 0 3 0 0 1 1 0 4 1 1 0 1 1
用JK触发器构成的移位寄存器
并 FF0 1J 1 C1 1K 移位 CP 脉冲 Q0 FF0 1J C1 1K 行 Q1 FF0 1J C1 1K 输 Q2 FF0 1J C1 1K 出 Q3 DO串行 输出
QB
P T CP C′r A′
Q′A
Q′B Q′C 7 41 61
′ B
Q′D ′ OC 1
C′
′ D LD′
1 0
0
1
0 (c)
1 0
0
1
1
7.2寄存器和移位寄存器
在数字系统中，常需要一些数码暂时存放起来， 这种暂时存放数码。一个触发器可以寄存1位二 进制数码，要寄存几位数码，就应具备几个触发 器，此外，寄存器还应具有由门电路构成的控制 电路，以保证信号的接收和清除。
B
P T CP ′ C′r A
Q′A
Q′B Q′C 7 41 61
′ B C′
Q′D ′ OC
图 7-15 例 7-4 模 60 计数器逻 辑图 (a) 大模分解法； (b) 整体置 0 法； (c) OC整体置数 法
&
′ D LD′
第7章 常用时序逻辑功能器件(新)
D0 (b)
D1 D2 D3 逻辑功能示意图
U/D是加减计数控制端；CT是使能端；LD是异步置数控制端； 是加减计数控制端； 是使能端 是使能端； 是异步置数控制端 是异步置数控制端； 是加减计数控制端 D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； 是并行数据输入端； 是计数器状态输出端； CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行 是进位借位信号输出端； 是多个芯片级联时级间串行 是进位借位信号输出端 计数使能端， ＝ ， 计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生 ＝ 时 ＝ ， 端产生 的输出进位脉冲的波形与输入计数脉冲的波形相同。 的输出进位脉冲的波形与输入计数脉冲的波形相同。
VCC CO Q0 Q1 Q2 Q ET LD 3 Q0 Q Q Q3 1 2
1 1 1 1 1 1 1 9 6 5 4 3 2 1 0 74LS161 1 2 3 4 5 6 7 8
ET EP CP 74LS161 RCO LD
RD CP D0 D1 D2 D3 EP G ND
(a) 引 脚 排 列 图
输出方程
B = Qnn−1Qnn− 2 LQ1n Q0n
3位二进制同步可逆计数器 位二进制同步可逆计数器
时作加计数， ＝ 时作减计 设用X表示加减控制信号， 设用 表示加减控制信号，且X＝0时作加计数，X＝1时作减计 表示加减控制信号 ＝ 时作加计数 则把二进制同步加法计数器的驱动方程和X相与 相与， 数，则把二进制同步加法计数器的驱动方程和 相与，把减法 计数器的驱动方程和X相与 再把二者相加， 相与， 计数器的驱动方程和 相与，再把二者相加，便可得到二进制 同步可逆计数器的驱动方程。 同步可逆计数器的驱动方程。
常用时序逻辑功能器件.
（1）清零。CR=0，异步清零。即有：
n n n n Q3 Q2 Q1 Q0 0000
（2）送数。CR=1时，CP上升沿送数。即有：
Q Q Q Q
n 1 3
n 1 n 1 2 1
n 1 0
D3 D2 D1D0
（3）保持。在CR=1、CP上升沿以外时间。
浙江万里学院电信学院 钱裕禄 0405-2
Chapt7 常用时序逻辑功能器件
7.2 寄存器
在数字电路中，用来存放二进制数据或代码 的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进 制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为基本寄存器和移位 寄存器两大类。基本寄存器只能并行送入数据，需要 时也只能并行输出。移位寄存器中的数据可以在移位 脉冲作用下依次逐位右移或左移，数据既可以并行输 入、并行输出，也可以串行输入、串行输出，还可以 并行输入、串行输出，串行输入、并行输出，十分灵 活，用途也很广。
Chapt7 常用时序逻辑功能器件
4位右移 移位寄存器
Q0 FF0 Di 右移 输入 1D D0 C1 Q0 Q0
二、 移位寄存器
1、单向移位寄存器
Q1 FF1 1D D1 C1 Q1 Q1 FF2 1D D2 C1 Q2 Q2 Q2 FF3 1D D3 C1 Q3 Q3 右移 输出
并行输出
Q3
CP 移位时钟脉冲
Chapt7 常用时序逻辑功能器件
4位左移 移位寄存器
左移输出 D0 CP 移位时钟脉冲 FF0 1D C1
并行输出
Q0 FF1 Q0 Q0 D1 1D C1 Q1 Q1 D2 Q1 FF2 1D C1 Q2 Q2 D3 Q2 FF3 1D C1 Q3 Q3 Q3 Di 左移输入
时序逻辑电路的功能
时序逻辑电路的功能时序逻辑电路是数字电子电路中一种重要的电路类型，它的功能主要用于处理和控制时序信号。
时序信号是指按照一定的时间顺序变化的信号，如时钟信号、计数信号等。
时序逻辑电路能够对这些时序信号进行处理和控制，实现各种复杂的功能。
时序逻辑电路主要由触发器、计数器、移位寄存器等组成，通过这些元件的组合和连接，可以实现各种不同的功能需求。
下面将介绍几种常见的时序逻辑电路及其功能。
1. 时钟发生器时钟发生器是时序逻辑电路中最基本的电路之一。
它的功能是产生稳定的时钟信号，用于同步整个数字系统中的各个部件。
时钟信号的频率和占空比可以通过时钟发生器进行调节，以满足不同的应用需求。
2. 触发器触发器是一种存储器件，它的功能是在时钟信号的作用下，根据输入信号的变化产生相应的输出信号。
触发器有多种类型，如D触发器、JK触发器、T触发器等。
它们可以用于存储和传输数据，实现数据的暂存和延迟等功能。
3. 计数器计数器是一种能够对输入的时序信号进行计数操作的电路。
它的功能是将输入的时序信号进行计数，并输出相应的计数值。
计数器可以实现简单的计数功能，也可以根据特定的计数模式，实现复杂的计数功能，如循环计数、递减计数等。
4. 移位寄存器移位寄存器是一种具有移位功能的存储器件。
它的功能是将输入信号按照一定的规律进行移位操作，并输出相应的移位结果。
移位寄存器可以实现数据的串行输入和串行输出，还可以实现数据的并行输入和并行输出，广泛应用于数据通信和数字信号处理等领域。
5. 状态机状态机是一种能够根据输入信号的变化，自动改变状态和执行相应操作的电路。
它的功能是根据特定的状态转移规则，实现复杂的控制逻辑。
状态机可以分为Moore型和Mealy型，它们在输出信号的计算方式上有所不同，但都能实现复杂的状态和控制逻辑。
时序逻辑电路的功能多种多样，它们在数字系统中起到了至关重要的作用。
无论是计算机、通信设备还是数字家电，都离不开时序逻辑电路的支持。
第7章常用时序逻辑功能器件
当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器
Q 的端相连，作减法计数。
实现了可逆计数器的功能。
Q3
FF3 Q 1J
C1 1K R
∧ ≥1 ∧ ≥1 ∧ ≥1 ∧
Q2
FF2
&
Q 1J
C1
&
1K
R
Q1
FF1
&
Q 1J
C1
&
1K
R
Q0
FF0
&
Q
1J
C1
&
1K
R
加/减 控制信号
X 1
&
1001
1000
0111
0110
0101
1
2
3
4
5
6
7
8
9
10
CP
Q0 0 1 0 1 Q1 0 0 1 1 Q2 0 0 0 0 Q3 0 0 0 0
0 1 0 1 0 10 0 0 1 1 0 00
11 00
1 1 0 00 0 0 1 10
（5）检查电路能否自启动
由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码 计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。
然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程:
Q0n1 J0 Q0n K0Q0n Q0n
Q n1 1
J1Q1n
K1Q1n
Q3nQ0n Q1n
Q0nQ1n
Q2n1 J2 Q2n K2Q2n Q1nQ0n Q2n Q1nQ0nQ2n
第7章 常用时序逻辑功能器件分析
9
第七章 常用时序逻辑功能器件
74x160 功 能 表
异步清零予置 使能 RD LD EP ET
L X XX H L XX H H LX H H XL H H HH
时钟 予置数据输入 输出 CP A B C D QA QB QC QD
X XXXX LLLL
AB C D AB C D
X
XXXX 保 持
X
XXXX 保 持
X X X X 计 数(M=10)
RCO ET QD QC QB QA
10
第七章 常用时序逻辑功能器件
74x161计数状态 1
1
CR CET
D0
D1 D2
D3 TC
1
CEP 74x161 ＞CP Q0 Q1 Q2 Q3
PE
1
Ｍ＝１６
11
第七章 常用时序逻辑功能器件
1）异步清零。CR=0 时， 计数器输出直 接清零 Q3Q2Q1Q0 = 0000.无需CP
R
=
&
1
1
1
11
Q0
Q1
Q2
Q3 TTC
C
8
第七章 常用时序逻辑功能器件
74HC/HCT161,74161, 74LS161,74LVC161
74x161 功 能 表 表6.5.6
CR CET
D0
D1 D2
D3 TC
CEP 74x161 ＞CP Q0 Q1 Q2 Q3
PE
异步清零予置 使能 时钟 予置数据输入 输出
§7.1计数器 6.5.2
在数字电路中，能够记忆输入脉冲
个数的电路叫计数器。
计数器可实现对输入的CP脉冲进行计数。 也可用作定时(计时器)、分频、数字测量等。
第七章 常用时序逻辑功能器件
A B X X X X
数字电子
24
（3） 74LS290的功能
74LS290的特点：
包含1个1位二进制计数器
和1个异步五进制计数器
R0（1） = R0（2） =1，
R 9（1）• R9（2） =0，直接置0
从逻辑图看置9时两个 置0端中有一个必须为0
R9（1） = R9（2） =1， 直接置9
n n n n n Q3 1 D3 Q3 Q0 QnQ1 Q0 2
n Qn 1 D2 Qn Q1n Qn Q0 2 2 2
Q Q Q
n 2 n 1
n 0
n 1 n 0 n 3 n 1 n 0
Q
n1 1 n1 0
D1 Q Q Q Q Q
Q
D0 Q
n 0
L L X X
H X
X X L L
X H
L X L X
L H
X L X L
数字电子
X X
L H
L L
计 计 计 计
L L
数 数 数 数
L H
26
1.用集成计数器构成任意进制计数器
用现有的M进制集成计数器构成N进制集成计数器
（1） M>N
采用反馈清零法或反馈置数法跳过M-N个状态 ①反馈清零法
适用于具有清零输入端的集成计数器
数字电子
40
7.2.3
集成移位寄存器74194
A、B、C、D：并行输入端 S1、S0：控制输入端 DSL：左移输入端 DSR：右移输入端 RD：清零输入端 CP：时钟脉冲输入端 QA、 QB、 QC、 QD：输出端
数字电子
41
74194双向移位寄存器控制端的逻辑功能
第七章常用时序逻辑功能器件
图7.4.36 图7.4.35电路的状态转换图
7.5 时序逻辑电路中的竞争－冒险现象
•说明时序电路竞争－冒险现象的例子
•例题电路的状态转换图
•移位寄存器中的时钟偏移现象 • （a）电路图（b）时钟信号波形 •防止移位寄存器错移的方法 • （a）接入反相器作延迟环节（b）接入延迟 电容
图7.5.1 说明时序电路竞争－冒险现象的例子
7. 3.7
4位双向移位寄存器74LS194A的逻辑图
图7. 3.8 用两片74LS194A接成8位双向移位寄存器
图7. 3.9
例7.3.1的电路
图7. 3.10 例7.3.1电路的波形图
图7. 3.11 用T 触发器构成的同步二进制加法计数器
图7. 3.12 图7.3.11电路的状态转换图
图7. 3.13 例7.3.11电路的时序图
图7. 3.14
4位同步二进制计数器74161的逻辑图
7. 3.15 用T’ 触发器构成的同步十六进制加法计数器CC452
图7. 3.16 用T 触发器接成的同步二进制减法计数器
图7. 3.17 单时钟同步十六进制加/减计数器74LS191
图7. 3.18 同步十六进制加/减计数器74LS191的时序图
图7. 3.43
环形计数器电路
图7. 3.44 图7.3.43电路的状态转换图
图7. 3.45 能自启动的环形计数器电 路
图7. 3.46 图7.3.45电路的状态转换图
图7. 3.47 移位寄存器型计数器的一般结构形式
图7. 3.48 扭环型计数器电路
图7. 3.49 图7.3.48电路的状态转换图
7.3 若干常用的时序逻辑电路（三）
•单时钟同步十进制可逆计数器74LS190的逻辑图 •下降沿动作的异步二进制加法计数器 •例题电路的时序图 •下降沿动作的异步二进制减法计数器 •例题电路的时序图 •异步十进制加法计数器的典型电路 •例题电路的时序图 •二－五－十进制异步计数器74LS290的逻辑图 •获得任意进制计数器的两种方法： （a）置零法（b）置数法
第七章-时序逻辑电路-ppt课件(全)
Q Q
图7-3 同步RS触发器的状态转换图
图7-4 同步RS触发器的波形图
时序逻辑电路
d.时序图（波形图）
触发器的功能也可以用输入、输出波形图直观地表现出 来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关 系的工作波形图叫时序图。图7-4所示为同步RS触发器的波 形图。
综上所述，描写触发器逻辑功能的方法主要有状态表、 特性方程、激励表、状态转换图和波形图(又称时序图)等五 种。它们之间可以相互转换。
器，与非门G3、G4组成输入控制门电路，控制端信号CP由一
个标准脉冲信号源提供。
（a）逻辑图
（b）逻辑符号
图7-2 同步RS触发器
时序逻辑电路
b.逻辑功能分析
当CP＝0时，控制门G3、G4关闭，不管R端和S端的信号如何
变化，G3、G4门都输出1。这时，触发器的状态保持不变。
表7-2 同步RS触发器的状态表
输入状态的变化而改变。
不难看出，同步RS触发器是将R、S信号经G3、G4门倒相
后控制基本RS触发器工作，因此同步RS触发器是高电平触发
翻转，故其逻辑符号中不加小圆圈。同时，外加R、S信号加
到输入端，并不能引起触发器的翻转，只有在时钟脉冲的配 合下，才能使触发器由原来的状态翻转到新的状态。故称 “同步”。由此可得同步RS触发器的状态表7-2。
时序逻辑电路
7.1.2 JK触发器 JK触发器是一种功能比较完善，应用极广泛的触发器。
它的一种典型结构为主从JK触发器。 7.1.2.1 主从JK触发器
（a）逻辑符号
（b）逻辑图
图7-7 主从JK触发器
时序逻辑电路
（1）电路结构
如图7-7所示为主从型JK触发器的逻辑图和逻辑符号。 从整体上看，该电路上下对称，它由上、下两级同步RS触发
图7-3 同步RS触发器的状态转换图
图7-4 同步RS触发器的波形图
时序逻辑电路
d.时序图（波形图）
触发器的功能也可以用输入、输出波形图直观地表现出 来。反映时钟脉冲CP、输入信号R、S及触发器状态Q对应关 系的工作波形图叫时序图。图7-4所示为同步RS触发器的波 形图。
综上所述，描写触发器逻辑功能的方法主要有状态表、 特性方程、激励表、状态转换图和波形图(又称时序图)等五 种。它们之间可以相互转换。
器，与非门G3、G4组成输入控制门电路，控制端信号CP由一
个标准脉冲信号源提供。
（a）逻辑图
（b）逻辑符号
图7-2 同步RS触发器
时序逻辑电路
b.逻辑功能分析
当CP＝0时，控制门G3、G4关闭，不管R端和S端的信号如何
变化，G3、G4门都输出1。这时，触发器的状态保持不变。
表7-2 同步RS触发器的状态表
输入状态的变化而改变。
不难看出，同步RS触发器是将R、S信号经G3、G4门倒相
后控制基本RS触发器工作，因此同步RS触发器是高电平触发
翻转，故其逻辑符号中不加小圆圈。同时，外加R、S信号加
到输入端，并不能引起触发器的翻转，只有在时钟脉冲的配 合下，才能使触发器由原来的状态翻转到新的状态。故称 “同步”。由此可得同步RS触发器的状态表7-2。
时序逻辑电路
7.1.2 JK触发器 JK触发器是一种功能比较完善，应用极广泛的触发器。
它的一种典型结构为主从JK触发器。 7.1.2.1 主从JK触发器
（a）逻辑符号
（b）逻辑图
图7-7 主从JK触发器
时序逻辑电路
（1）电路结构
如图7-7所示为主从型JK触发器的逻辑图和逻辑符号。 从整体上看，该电路上下对称，它由上、下两级同步RS触发
数电_常用的时序逻辑功能器件
常用的时序逻辑功能器件主要有两种：
寄存器 存放二进制数，传输二进制信息 ，即代 码的寄存、移位、传输。 统计时钟脉冲的个数（数数、计数），分 频、定时、产生节拍脉冲。
计数器
7.1 计数器
7.1.1 二进制计数器
7.1.2 非二进制计数器 7.1.3 集成计数器
7.2 寄存器和移位寄存器
7.2.1 寄存器
f Q0
f Q1
f Q2
1 f CP 2
1 f CP 4
1 f CP 8
Q1
Q2
3tpd
8
图 7.1.3
说明:
计数脉冲的最小周期 Tmin= ntpd。 计数器也可作为分频器。
异步计数器工作速度慢。
2. 二进制同步计数器(分析)
为了提高计数速度，我们将CP脉冲同时接到全部 FF，使FF的状态变换与CP脉冲同步。这种方式的计 数器称为同步计数器。
00
01
11
10
D0
00 01 11 10
00
01
11
10
D0 Q0
0 0 x 0
1 1 x 0
0 0 x x
1 1 x x
1 1 x 1
0 0 x 0
0 0 x x
1 1 x x
(3)画出逻辑电路图
D3 Q3Q0 Q2Q1Q0 D2 Q2Q1 Q2Q0 Q2Q1Q0
D1 Q1Q0 Q3Q1Q0
n 1 n Q2 Q2
1. 二进制异步加计数器
•状态转换表
n Q2
n 1 n Q0 Q0
(CP由01时，此式有效) (Q0由10时，此式有效) (Q1由10时，此式有效)
Q1n1 Q1n
寄存器 存放二进制数，传输二进制信息 ，即代 码的寄存、移位、传输。 统计时钟脉冲的个数（数数、计数），分 频、定时、产生节拍脉冲。
计数器
7.1 计数器
7.1.1 二进制计数器
7.1.2 非二进制计数器 7.1.3 集成计数器
7.2 寄存器和移位寄存器
7.2.1 寄存器
f Q0
f Q1
f Q2
1 f CP 2
1 f CP 4
1 f CP 8
Q1
Q2
3tpd
8
图 7.1.3
说明:
计数脉冲的最小周期 Tmin= ntpd。 计数器也可作为分频器。
异步计数器工作速度慢。
2. 二进制同步计数器(分析)
为了提高计数速度，我们将CP脉冲同时接到全部 FF，使FF的状态变换与CP脉冲同步。这种方式的计 数器称为同步计数器。
00
01
11
10
D0
00 01 11 10
00
01
11
10
D0 Q0
0 0 x 0
1 1 x 0
0 0 x x
1 1 x x
1 1 x 1
0 0 x 0
0 0 x x
1 1 x x
(3)画出逻辑电路图
D3 Q3Q0 Q2Q1Q0 D2 Q2Q1 Q2Q0 Q2Q1Q0
D1 Q1Q0 Q3Q1Q0
n 1 n Q2 Q2
1. 二进制异步加计数器
•状态转换表
n Q2
n 1 n Q0 Q0
(CP由01时，此式有效) (Q0由10时，此式有效) (Q1由10时，此式有效)
Q1n1 Q1n
第七章 常用时序逻辑功能器件
经过4个CP脉冲，各触发器的状态为Q3Q2Q1Q0=1101。
时序图
1 1 01 1 1 01 1 1 01 1 1 01
2. 双向移位寄存器
3. 集成移位寄存器74194
控制信号
S1
S0
0
0
0
1
1
0
1
1
完成的功能
保持 右移 左移 并行输入
作业： 7。2。1 7。2。2
实训 5 计 数 显 示 器
时钟脉冲CP ：存数指令或存数命令。
上升沿，触发器存入各自数据输入端D 的数据； 低电平、高电平、下降沿，各触发器保持各自的数据不变。
7.2.2 移位寄存器 ：具有移位功能的寄存器。
1. 移位寄存器的工作原理
所谓“移位”，就是将寄存器所存各位数据，在每 个移位脉冲的作用下，向左或向右移动一位。根据 移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：
J0=K0=1，J1 Q3nQ0n ， K1=Q0n，J2=K2=Q1nQ0n， J3=Q2nQ1nQ0n，K3=Q0n
时序图
6个状态1010-1111： 禁用状态；
偏离状态。 状态转移图： 有自启动能力
偏离状态转移表：
作业：6。2。8 7。1。4 7。1。6
7.1.3 集成计数器
要求： . 掌握主要集成计数器的功能和使用 . 掌握用集成计数器实现任意进制计数器的方法 .更加熟练使用时序逻辑电路的分析工具：状态表 和状态转换图
异 步
异步
二进制计数器
EWB仿真
五进制计数器
用74290构成十进制计数器
cp
EWB仿真
CP脉冲引入方式 型号 74161
74191
第七章7常用时序逻辑功能器件
第七章7常用时序逻辑功能器件一、本章的教学目的与要求掌握计数器的概念、分类，掌握计数器的设计思想、电路结构、工作原理、逻辑功能；掌握查手册使用MSI 计数器的方法，掌握74LS290、74LS161、74LS160、74LS190、74LS194等的逻辑功能、应用，掌握N 进制计数器的组合；掌握寄存器及移位寄存器的基本概念、工作原理、工作波形；了解双向移位寄存器的逻辑功能，寄存器、移位寄存器的应用；掌握顺序脉冲发生器的工作原理、实现方法、注意问题；掌握同步时序电路的设计方法(用SSI 触发器，16进制以内)。
二、本章的重点与难点1、基本概念：计数器、模、分频器、寄存器、移位寄存器。
2、二进制计数器：充分理解加法计术、减法计数、可逆计数概念，掌握同步和异步计数结构、计数分析方法，波形图，计数和分频，了解常用中规模计数器的电路结构及应用。
3、二——十进制计数器：掌握常用二——十进制计数器的分析及波形图，同步计数器的设计，常用中规模计数器及应用，了解任意进制计数器、分频器的组合方法。
4、顺序脉冲发生器：了解顺序脉冲发生器原理。
理解寄存器的逻辑图及工作原理，单向、双向移位寄存器逻辑图，移位原理及波形图。
5、MSI 74LS290、74LS161的逻辑功能、应用（级联法、反馈归零） 三、基本教学内容：(一)、计数器能够记忆输入脉冲的个数，可用于脉冲信号的分频、定时和执行运算。
计数器按状态转换时刻可分为同步计数器和异步计数器。
计数器按进位制不同可分为二进制计数器和非二进制计数器。
若以n 表示二进制代码的位数，N 表示有效状态数，则二进制计数器中N=2n，非二进制计数器中N<2n.。
通常把N 称为计数长度。
计数器按计数器中数值增减情况不同又分为加法、减法和可逆计数器。
1．二进制计数器二进制计数器是指计数长度为2n 的计数器，n 是计数器电路中触发器的个数。
异步二进制加法计数器的电路如下图所示。
分析步骤如下：（1）写相关方程式：时钟方程：01021,,CP CP CP Q CP Q =↓=↓=↓驱动方程：001,1J K == 111,1J K == 221,1J K == （2）求各个触发器的状态方程。
07章 常用时序逻辑功能器件
第7章 常用时序逻 辑功能器件
崔春艳 电工电子教学部 信电学院3教-319
第7章
常用时序逻辑功能器件
7.1 计数器
7.2 寄存器和移位寄存器
7.1 计 数 器
1、概念：计数器是一种用来对输入脉冲进行计数的
时序逻辑电路。
2、特点：
（1）时钟脉冲即为计数脉冲。
（2）实现指定计数范围内计数所需要的状态数目 ——称为计数器的模。 （3）计数器除了完成计数功能外，还可用于实现定 时、分频、产生节拍脉冲等特定功能。
驱 × × × × × × × × 0 × × × × × × × 0 0 0 1 × 1 × × 0 0 × × × × × ×
动 × × × × 0 × 0 1 × × × × × × × ×
信
号
n n n n n n n n Q3 Q2 Q1 Q0 Q3 +1Q2 +1Q1 +1Q0 +1 J3 K3 J2 K2
异步计数器优点：电路简单、可靠。 异步计数器缺点：速度慢。
时序图： CP Q0 Q0 Q1 Q1 Q2
状态图
CP Q0 0 Q0 Q1 0 Q1 Q2 0 000 Q2 Q1 Q0 0 0 001
1
0
1
0
0
1 0
0
1
1 1
0 0
1
0 010
1 0
011
1 100
1 101
1 110
0 1 111 000
驱动方程
J 1 K1 Q
J2 K2 Q Q
n 0 n 1
n 0
FF2在Q0=Q1=1时，在下一个
CP触发沿到来时翻转。
3位二进制同步加法计数器的结构特点，可推广到n位二
崔春艳 电工电子教学部 信电学院3教-319
第7章
常用时序逻辑功能器件
7.1 计数器
7.2 寄存器和移位寄存器
7.1 计 数 器
1、概念：计数器是一种用来对输入脉冲进行计数的
时序逻辑电路。
2、特点：
（1）时钟脉冲即为计数脉冲。
（2）实现指定计数范围内计数所需要的状态数目 ——称为计数器的模。 （3）计数器除了完成计数功能外，还可用于实现定 时、分频、产生节拍脉冲等特定功能。
驱 × × × × × × × × 0 × × × × × × × 0 0 0 1 × 1 × × 0 0 × × × × × ×
动 × × × × 0 × 0 1 × × × × × × × ×
信
号
n n n n n n n n Q3 Q2 Q1 Q0 Q3 +1Q2 +1Q1 +1Q0 +1 J3 K3 J2 K2
异步计数器优点：电路简单、可靠。 异步计数器缺点：速度慢。
时序图： CP Q0 Q0 Q1 Q1 Q2
状态图
CP Q0 0 Q0 Q1 0 Q1 Q2 0 000 Q2 Q1 Q0 0 0 001
1
0
1
0
0
1 0
0
1
1 1
0 0
1
0 010
1 0
011
1 100
1 101
1 110
0 1 111 000
驱动方程
J 1 K1 Q
J2 K2 Q Q
n 0 n 1
n 0
FF2在Q0=Q1=1时，在下一个
CP触发沿到来时翻转。
3位二进制同步加法计数器的结构特点，可推广到n位二
8半导体存储器和可编程逻辑器件
第7章 常用时序逻辑功能器件 8.3 可编程逻辑器件 (PLD)
数字集成电路 标准IC 微处理器MPU 专用集成电路ASIC（80年代）
第7章 常用时序逻辑功能器件 3. 逻辑结构示意图 (1) 中大规模集成电路中门电路的简化画法 ABCD A 与门 & B D Y A B D A 或门 ≥1 B Y A BC C 连上且为硬连接，不能通过编程改变
Y
Y
编程连接，可以通过编程将其断开 断开
第7章 常用时序逻辑功能器件
数据；当R/W=1时G3打开，G1和G2处于高阻状态，读出数据。 在CS=1时： G1、G2和 G3处于高阻状态，不工作。
第7章 常用时序逻辑功能器件 8.1.2 RAM 容量的扩展 (一) 位扩展 地址线、读/写控制线、片选线并联 输入/ 输出线分开使用 如：用 8 片 1024 1 位 RAM 扩展为 1024 8 位 RAM O I00
最高位
…… …… …… ……
地址输入
2n×b ROM
A0 A1
An-1
第7章 常用时序逻辑功能器件 2. 内部结构示意图
地址译码器 存储单元 A0 A1
地 址 输 入
W0 W1
Wi
0单元 1单元
字 线
i 单元 2n-1单元
An-1
W2n-1
位线 D0 D1 Db-1
数据输出
ROM 存储容量 = 字线数 位线数 = 2n b（位）
D3 D2 D1 D0
位 线
D 1 D 0
二极管或门
EN
输出信号的逻辑表达式 字线： W0 m0 A1 A0
第7章 常用时序逻辑功能器件 2. 工作原理 V
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4、计数器容量的扩展 异步计数器一般没有专门的进位信号输出端，通常可以用 本级的高位输出信号驱动下一级计数器计数，即采用串行 进位方式来扩展容量。
Q0 Q1 Q2 Q3 CP1 CP CP0 S9A S9B R0A R0B CP1 Q0 Q1 Q2 Q3
74LS90(个位) N1 =10
74LS90(十位) N2 =10 S9A S9B R0A R0B
CP1 CP CP0
74LS90(个位) S9A S9B R0A R0B
CP1 CP0
74LS90(十位) S9A S9B R0A R0B
64进制计数器
SN=64
同步计数器有进位或借位输出端，可以选择合适的进位或借位 输出信号来驱动下一级计数器计数。同步计数器级联的方式有 两种，一种级间采用串行进位方式，即异步方式，这种方式是 将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异 步方式的速度较慢。另一种级间采用并行进位方式，即同步方 式，这种方式一般是把各计数器的CP端连在一起接统一的时钟 脉冲，而低位计数器的进位输出送高位计数器的计数控制端。
74LS163
1
74LS163
D0～D3可随意处理
D0～D3必须都接0
例
用 74LS197 （ 4 位二进制，异步清零、置数）来构成一个十二进制计数 器。
（1）写出状态SN的二进制代码。 SN＝S12＝1100 （2）求归零逻辑。
n n CR CT / LD P N P12 , PN P Q 1 3 Q2
（3）画连线图。
Q 0 Q 1 Q2 Q 3 & CP1 CP CP0 D0 D1 D2 D3 (a) 用异步清零端 CR 归零 (b) 1 CT/LD CP CR CP1 CP0 D0 D1 D2 D3 用异步置数端 CT /LD 归零 Q 0 Q 1 Q2 Q 3 & CT/LD 1 CR
74LS197
7.1.3 N进制计数器
利用集成计数器的清零端和置数端实现归零，从而构成按自然 态序进行计数的N进制计数器的方法。 1、用同步清零端或置数 端归零构成N进置计数器 （ 1 ）写出状态 SN-1 的二进 制代码。 （2）求归零逻辑，即求同 步清零端或置数控制端信 号的逻辑表达式。 （3）画连线图。 2、用异步清零端或置数 端归零构成N进置计数器 （ 1 ）写出状态 SN 的二进制 代码。 （ 2 ）求归零逻辑，即求异 步清零端或置数控制端信 号的逻辑表达式。 （3）画连线图。
Q0 Q1 Q2 Q3 1 CTT CTP CP D0 D1 D2 D3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11
74LS161(0)
CO
CT 1 CTT P LD 1 CP CR
74LS161(1)
CO
CT 1 CTT P LD 1 CP CR
74LS161(2)
CO LD CR
1 1
D4 D5 D6 D7
CP0
100进制计数器
Q0 Q1 Q2 Q3 CP1 CP CP0
Q0 Q1 Q2 Q3
74LS90(个位) N1 =10 S9A S9B R0A R0B
CP1 CP0
74LS90(十位) N2 =6 S9A S9B R0A R0B
SN0=10
Q0 Q1 Q2 Q3
60进制计数器
SN1=6
&
Q0 Q1 Q2 Q3
1
CR 或LD 0 暂存一下，从而 利用一个基本 RS 触发器将 保证归零信号有足够的作用时间，使计数器能够可靠归零。
Q0 Q1 Q2 Q3 & CP1 CP CP0 74LS197 & CT /LD Q CR D0 D1 D2 D3 1 & Q
使用 CP 下降沿触发的集成计数 器时，电路中需增加一个反相器。
例
用74LS163(4位二进制，同步清零、置数）来构成一个十二进制计数器。
（1）写出状态SN-1的二进制代码。 SN-1＝S12-1＝S11＝1011 （2）求归零逻辑。
n n n CR LD PN 1 P11, PN 1 P Q 11 3Q 1 Q0
（3）画连线图。
Q 0 Q 1 Q2 Q 3 & 1 CT T CT P CP D0 D1 D2 D3 (a) 用同步清零端 CR 归零 (b) CO LD CR 1 CT T CT P CP D0 D1 D2 D3 用同步置数端 LD 归零 Q 0 Q 1 Q2 Q 3 & CO LD CR 1
在前面介绍的集成计数器中，清零、置数均采用同步方式的有 74LS163；均采用异步方式的有 74LS193、 74LS197 、 74LS192 ； 清 零 采 用 异 步 方 式 、 置 数 采 用 同 步 方 式 的 有 74LS161 、 74LS160；有的只具有异步清零功能，如CC4520 、74LS190 、 74LS191；74LS90则具有异步清零和异步置9功能。
Q 0 Q 1 Q2 Q 3 &
1
74LS161
1 CT T CT P CP
74LS161
CO LD CR 1
D0 D1 D2 D3 (b) 用同步置数端 LD 归零
D0～D3可随意处理
D0～D3必须都接0
3、提高归零可靠性的方法
Q0 Q1 Q2 Q3 & 1 CTT CTP CP D0 D1 D2 D3 & 74LS161 CO LD CR Q & Q
D8 D9 D10 D11
12位二进制计数器（并行进位方式）
本节小结：
计数器是一种应用十分广泛的时序电路，除 用于计数、分频外，还广泛用于数字测量、运算 和控制，从小型数字仪表，到大型数字电子计算 机，几乎无所不在，是任何现代数字系统中不可 缺少的组成部分。 计数器可利用触发器和门电路构成。但在实 际工作中，主要是利用集成计数器来构成。在用 集成计数器构成N进制计数器时，需要利用清零 端或置数控制端，让电路跳过某些状态来获得N 进制计数器。
74LS197
D0 74LS161 （ 4 位二进制异步清零同步置数）来构成一个十二进制计数 器。
用异步清零端CR 归零
SN＝S12＝1100
n CR Q3nQ2
LD 归零 用同步置数端
SN-1＝S11＝1011
n LD Q3nQ1nQ0
Q 0 Q 1 Q2 Q 3 & 1 CT T CT P CP CO LD CR D0 D1 D2 D3 (a) 用异步清零端 CR 归零