十三计数器逻辑功能测试及应用-Read
实验一逻辑门电路的逻辑功能及测试
实验一逻辑门电路的逻辑功能及测试逻辑门电路是数字电子电路中常用的一种电路，用于实现逻辑运算。
逻辑门电路由逻辑门和逻辑门之间的连接组成。
不同的逻辑门具有不同的逻辑功能，如与门、或门、非门等。
下面将对常见的逻辑门电路的逻辑功能和测试方法进行详细介绍。
一、与门（AND Gate）与门是最基本的逻辑门之一，它的逻辑功能是输入信号同时为高电平时输出高电平，否则输出低电平。
与门的通用符号是一个带有两个输入引脚和一个输出引脚的长方形。
常用的与门有两输入与门、三输入与门等。
测试方法：1.连接电路：将与门的输入引脚与一个电源和一个接地电路连接，将输出引脚连接到一个LED灯。
2.输入测试：将输入引脚分别连接到电源和接地，检查LED灯的亮灭情况。
当输入引脚都为高电平时，LED灯应该亮起；否则，LED灯应该熄灭。
二、或门（OR Gate）或门是另一种常见的逻辑门，它的逻辑功能是只要有一个输入信号为高电平，输出就为高电平；只有所有输入信号都为低电平时，输出才为低电平。
或门的通用符号也是一个带有两个输入引脚和一个输出引脚的长方形。
测试方法：1.连接电路：将或门的输入引脚与一个电源和一个接地电路连接，将输出引脚连接到一个LED灯。
2.输入测试：将输入引脚分别连接到电源和接地，检查LED灯的亮灭情况。
当任意一个输入引脚为高电平时，LED灯应该亮起；否则，LED灯应该熄灭。
三、非门（NOT Gate）非门是较为简单的逻辑门之一，它的逻辑功能是输出与输入相反的电平信号。
非门的通用符号是一个带有一个输入引脚和一个输出引脚的长方形。
测试方法：1.连接电路：将非门的输入引脚与一个电源和一个接地电路连接，将输出引脚连接到一个LED灯。
2.输入测试：将输入引脚分别连接到电源和接地，检查LED灯的亮灭情况。
当输入引脚为高电平时，LED灯应该熄灭；否则，LED灯应该亮起。
以上是常见的逻辑门电路的逻辑功能及测试方法。
通过对逻辑门的测试，可以确保电路正常工作并实现所需的逻辑功能。
实验一逻辑门电路的基本参数及逻辑功能测试
实验一逻辑门电路的基本参数及逻辑功能测试逻辑门电路是数字电路中最基本的组成单元之一，用于处理和操作二进制信号。
逻辑门电路可以实现布尔逻辑运算，包括与门、或门、非门、异或门等。
本实验将介绍逻辑门电路的基本参数以及逻辑功能测试。
1.逻辑门电路的基本参数：逻辑门电路由多个晶体管和其他电子元件组成，其基本参数包括输入电压范围、输入电流范围、输出电压范围、输出电流范围等。
输入电压范围是指逻辑门电路所需的输入电压范围，超出此范围将无法正常工作。
例如，一个逻辑门电路的输入电压范围为0V到5V，当输入电压小于0V时，逻辑门将会判定为低电平；当输入电压大于5V时，逻辑门将会判定为高电平。
输入电流范围是指逻辑门电路所需的输入电流范围，超出此范围将可能损坏电路。
例如，一个逻辑门电路的输入电流范围为0mA到10mA，当输入电流小于0mA时，逻辑门将会判定为低电平；当输入电流大于10mA 时，逻辑门将会判定为高电平。
输出电压范围是指逻辑门电路输出的电压范围，其值取决于供电电压和逻辑门本身的设计。
例如，一个逻辑门电路的输出电压范围为0V到5V，当输出电压低于0V时，代表逻辑门输出低电平；当输出电压高于5V时，代表逻辑门输出高电平。
输出电流范围是指逻辑门电路输出的电流范围，即逻辑门可以提供的最大电流。
例如，一个逻辑门电路的输出电流范围为0mA到20mA，当输出电流小于0mA时，表示逻辑门提供的电流为零；当输出电流大于20mA 时，逻辑门将无法提供足够的电流。
2.逻辑门电路的逻辑功能测试：为了验证逻辑门电路的逻辑功能，我们可以进行一系列的实验以测试其输入输出关系。
以下是几个常用的逻辑功能测试实验：(1)AND门测试：将AND门的两个输入端分别接入逻辑1和逻辑0信号源，观察输出端的信号变化。
当输入端均为逻辑1时，输出端应为逻辑1；当输入端有一个或两个信号为逻辑0时，输出端应为逻辑0。
逻辑1和逻辑0表示高电平和低电平。
(2)OR门测试：将OR门的两个输入端分别接入逻辑1和逻辑0信号源，观察输出端的信号变化。
码器和数据选择器逻辑功能测
05
要求：用1片74LS00芯片组成二输入异或门
06
*五、实验内容Fra bibliotek表1 利用74LS00芯片实现异或门
*
五、实验内容
用与非门实现下列射击获奖电路（后面考虑用4选1数据选择器-74LS153实现）
01
用74LS00芯片实现。画出电路图，测试并填表2.
01
在一个射击游戏中，每人可打三枪，一枪打鸟(A)，一枪打鸡（B），一枪打兔子（C）。规则是：打中两枪及以上并且其中有一枪必须是打中鸟者得奖（Z）。试用一片74LS00设计判断得奖的电路。
*
译码器和数据选择器逻辑功能测试和设计 －－《数字电子技术实验》
一、实验目的
熟悉集成数据选择器、译码器的逻辑功能测试和设计方法； 学会用集成数据选择器、译码器进行逻辑设计。
*
二、实验仪器及器件
设备
74LS00 二输入端四与非门 1片
74LS153 双4选1数据选择器 1片
*
五、实验内容
数据选择器的测试及应用 将双4选1数据选择器74LS153中的一个选择器的输入输出按照芯片的管脚示意图连线，测试其功能并填写表4； （注意：B是高位，A是低位。）
*
五、实验内容
表4 数据选择器逻辑功能测试
*
五、实验内容
数据选择器的测试及应用
找到实验箱脉冲信号源中两个不同频率的信号，接到数据选择器任意两个输入端，将选择端置位，使输出端可分别观察到这两个不同频率的信号；
01
*
五、实验内容
表2 利用74LS00芯片设计射击游戏
*
五、实验内容
译码器功能测试 将74LS139双2-4线译码器中的一个2-4线译码器的输入接逻辑电平，输出接LED，测试其逻辑功能，并填写表3。（注意：B是高位、A是低位。）
计数器及其应用实验报告
计数器及其应用实验报告实验目的，通过实验，掌握计数器的工作原理和应用，加深对数字电路的理解。
实验仪器，示波器、信号发生器、逻辑分析仪、计数器芯片等。
实验原理，计数器是一种能够在输入脉冲信号的作用下，按照一定规律进行计数的数字电路。
常见的计数器有二进制计数器、BCD计数器等。
在实验中，我们将使用示波器和信号发生器来观察计数器的工作状态，并利用逻辑分析仪来分析计数器的输出信号。
实验步骤：1. 连接实验电路，按照实验指导书上的电路图，连接计数器芯片、示波器、信号发生器和逻辑分析仪。
2. 设置信号发生器，将信号发生器设置为产生一定频率的脉冲信号，并输入到计数器的时钟输入端。
3. 观察示波器波形，使用示波器观察计数器的输出波形，记录下不同计数器状态下的波形特征。
4. 使用逻辑分析仪，利用逻辑分析仪来分析计数器的输出信号，观察计数器的工作状态和输出特点。
实验结果与分析：通过实验观察和分析，我们发现计数器在接收到时钟脉冲信号后，按照固定的规律进行计数。
不同类型的计数器在计数规律上有所不同，但都能够实现稳定的计数功能。
同时，我们还发现计数器的输出信号具有一定的脉冲特性，这对于数字电路的设计和应用具有重要意义。
实验应用：计数器在数字电路中有着广泛的应用，例如在计时器、频率计、脉冲计数等电路中都有计数器的身影。
通过本次实验，我们对计数器的工作原理和应用有了更深入的了解，为今后的电路设计和应用打下了良好的基础。
结论：本次实验通过观察和分析计数器的工作特性，加深了对数字电路中计数器的理解。
同时，实验还展示了计数器在数字电路中的重要应用，为今后的电路设计和应用提供了有益的参考。
通过本次实验，我们不仅掌握了计数器的工作原理和应用，还提高了实验操作能力和数据分析能力。
希望通过今后的实验学习，能够进一步深化对数字电路和计数器的理解，为将来的工程实践做好充分的准备。
13触发器的逻辑功能测试及应用
(a) T 触发器
(b) T'触发器
图 8－4 JK 触发器转换为 T、T'触发器 三、实训内容 1、测试基本 RS 触发器的逻辑功能 按图 8－1，用两个与非门组成基本 RS 触发器，输入端 R 、 S 接逻 辑开关的输出插口，输出端 Q、 Q 接逻辑电平显示输入插口，按表 8－7 要求测试，记录之。 表 8－7
＋1
Qn＝1
0
0
0
1
1
0
1
1
教
学
内
容
注意点
配时
6
3、双相时钟脉冲电路 用 JK 触发器及与非门构成的双相时钟脉冲电路如图 8－9 所示，此电路是 用来将时钟脉冲 CP 转换成两相时钟脉冲 CPA 及 CPB，其频率相同、相位不同。 分析电路工作原理，并按图 8－9 接线，用双踪示波器同时观察 CP、CPA； CP、CPB 及 CPA、CPB 波形，并描绘之。
S
0 1 1 0 2、JK 触发器
R
1 0 1 0
Q n+1
0 1
Qn
φ
在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性 较强的一种触发器。本实验采用 74LS112 双 JK 触发器，是下降边沿触发的边 沿触发器。引脚功能及逻辑符号如图 8－2 所示。 JK 触发器的状态方程为
Qn+1 ＝J Q n＋ K Qn
1
教
1、基本 RS 触发器
学
内容ຫໍສະໝຸດ 注意配时图 8－1 为由两个与非门交叉耦合构成的基本 RS 触发器，它是无时钟控 制低电平直接触发的触发器。基本 RS 触发器具有置“0” 、置“1”和“保持” 三种功能。通常称 S 为置“1”端，因为 S ＝0（ R ＝1）时触发器被置“1” ；R 为置“0”端，因为 R ＝0（ S ＝1）时触发器被置“ 0” ，当 S ＝ R ＝1 时状态 保持； S ＝ R ＝0 时，触发器状态不定，应避免此种情况发生，表 9－1 为基本 RS 触发器的功能表。 基本 RS 触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表 8－1 输 入 输 Qn+1 1 0 Qn φ 出
基本逻辑门逻辑功能测试及应用
实验一 基本逻辑门逻辑功能测试及应用一、实验目的1、掌握基本逻辑门的功能及验证方法。
2、学习TTL 基本门电路的实际应用。
3、掌握逻辑门多余输入端的处理方法。
二、实验原理数字电路中，最基本的逻辑门可归结为与门、或门和非门。
实际应用时，它们可以独立使用，但用的更多的是经过逻辑组合组成的复合门电路。
目前广泛使用的门电路有TTL 门电路。
TTL 门电路是数字集成电路中应用最广泛的，由于其输入端和输出端的结构形式都采用了半导体三极管，所以一般称它为晶体管-晶体管逻辑电路，或称为TTL 电路。
这种电路的电源电压为+5V ，高电平典型值为3.6V （≥2.4V 合格）；低电平典型值为0.3V （≤0.45合格）。
常见的复合门有与非门、或非门、与或非门和异或门。
有时门电路的输入端多余无用，因为对TTL 电路来说，悬空相当于“1”，所以对不同的逻辑门，其多余输入端处理方法不同。
1. TTL 与门、与非门的多余输入端的处理如图1.1为四输入端与非门，若只需用两个输入端A 和B ，那么另两个多余输入端的处理方法是：并联 悬空 通过电阻接高电平图1.1 TTL 与门、与非门多余输入端的处理并联、悬空或通过电阻接高电平使用，这是TTL 型与门、与非门的特定要求，但要在使用中考虑到，并联使用时，增加了门的输入电容，对前级增加容性负载和增加输出电流，使该门的抗干扰能力下降；悬空使用，逻辑上可视为“1”，但该门的输入端输入阻抗高，易受外界干扰；相比之下，多余输入端通过串接限流电阻接高电平的方法较好。
2. TTL 或门、或非门的多余输入端的处理如图1.2为四输入端或非门，若只需用两个输入端A 和B ，那么另两个多余输入端的处理方法是：并联、接低电平或接地。
并联 接低电平或接地 图1.2 TTL 或门、或非门多余输入端的处理YYAYYY3. 异或门的输入端处理异或门是由基本逻辑门组合成的复合门电路。
如图1.3为二输入端异或门，一输入端为A ，若另一输入端接低电平，则输出仍为A ；若另一输入端接高电平，则输出为A ，此时的异或门称为可控反相器。
EDA技术(机械)实验报告--十三进制计数器(状态机方法)
实验报告（计算机类）1 .了解VHDL 语言编程方法，学会熟练运用quartus 软件2 .了解如何使用状态机方法设计十三进制计数器二、内容与设计思想1.用状态机给出的状态转换图2.十三进制计数器引脚图三、使用环境WinXP 或Win7、quartusii 编程环境四、核心代码及调试过程——状态机方法设计十三进制计数器 ----------------------------------------------------开课学院及实验室:实验时间：一、实验目的年月日Iibraryieee;useieee.std_Iogic_1164.all;useieee.std_Iogic_arith.all;useieee.std_Iogic_unsigned.all ;entityh31isport(cp:instd_logic; -------------- clocksignaIq:outstd_Iogic_vector(3downtoO); ------------------------ stateoutput op:outstd_logic -------------- carryoutput)；endh31;architecturert1ofh31istypestateis(sθ,s1,s2,s3,s4,s5,s6,s7,s8,s9t s10,s111s12); ----------------------------------------------------------------------- s tateasenumeration signaIpresentstate:state;signaInextstate:state;signaIqn:std_Iogic_vector(3downtoO);beginswiChtonextstate:Process(cp)beginifcp,eventandcp='1,thenpresentstate<=nextstate;endif;endp rocessswiChtonextstate;changestatemode:process(presentstate)begincasepresentstateiswhens θ=>nextstate<=s1;qn<="OOOΓ,;op<=,0';whens1=>nextstate<=s2;qn<="0010";op<=,0';whens2=>next state<=s3;qn<=,,001Γ,;op<=<0';whens3=>nextstate<=s4;qn<="0100”；op<=,0';whens4=>nextstate<=s5;qn<=,,010Γ';op<=,0';whens5=>nextstate<=s6;qn<="0110";op<=,0';whens6=>nextstate<=s7;qn<="011Γ,;op<=,0';whens7=>nextstate<=s8;qn<二"1000”；op<=,0,;whens8=>nextstate<=s9;qn<=,,100Γ,;op<=,0';whens9=>nextstate<=s10;qn<二“1010”；op<=,0';whens10=>nextstate<=s11;qn<="101Γ,;op<=,0';whens11=>nextstate<=s12;qn<=F100";op<=,0,;whens12=>nextstate<=s0;qn<="0000”；op<='Γ;endcase;endprocesschangestatemode;q<=qn;endrt1;五、总结六、附录（仿真结果）SimulationWaveforms Sinulfttionmod。
数据选择器的逻辑功能测试与应用实验原理
数据选择器的逻辑功能测试与应用实验原理下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢！本店铺为大家提供各种类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，想了解不同资料格式和写法，敬请关注！Download tips: This document is carefully compiled by this editor. I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you! In addition, this shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts, other materials and so on, want to know different data formats and writing methods, please pay attention!数据选择器是一种常用的数字电路元件，用于从多个输入信号中选择出一个或多个输出信号。
实验十一-同步计数器的逻辑功能测试及应用
实验十一-同步计数器的逻辑功能测试及应用实验十一计数器74LS161的逻辑功能测试及应用一、实验目的1、熟悉集成计数器触的逻辑功能和各控制端作用。
2、掌握集成计数器逻辑功能测试方法。
3、掌握计数器使用方法。
二、实验设备与器件1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。
2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。
三、实训器件说明1、 74LS161集成同步计数器74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。
图11.1所示为74LS161的管脚图和逻辑功能示意图。
图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。
LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。
CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。
74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。
计数输出Q3为最高位，Qo 为最低位。
输入输出CR LD CTp CTtCPD3D2D1DoQ3Q2Q1Qo0 ××××××××0 0 0 01 0 ××↑D3 D2D1DD3 D2 D1 D01 1 0 ××××××保持1 1 ×0 ×××××保持1 1 1 1 ↑××××二进制加法计数由表6.9可知，74LS161具有以下逻辑功能：（1）异步清零。
计数器的功能及应用
计数器的功能计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T 触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。
它主要的指标在于计数器的位数，常见的有3位和4位的。
很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。
计数器的应用计数器应用包括通话、短信、数据等类别的记录，并支持用户自主选择清零日期，以及按照类别添加提醒数值，如用户可以选择每月任一一天，或者第一天、最后一天作为记录循环清零日，同时添加通话时长、短信条数、数据流量数量的提醒节点。
计数器的应用极为广泛，不仅能用于计数，还可用于分频、定时，以及组成各种检测电路和控制电路。
为了使用方便，在有些单片集成计数器上还附加了异步置零、预置数、保持等功能，并设置了相应的控制端。
艾驰商城是国内最专业的MRO工业品网购平台，正品现货、优势价格、迅捷配送，是一站式采购的工业品商城！具有10年工业用品电子商务领域研究，以强大的信息通道建设的优势，以及依托线下贸易交易市场在工业用品行业上游供应链的整合能力，为广大的用户提供了传感器、图尔克传感器、变频器、断路器、继电器、PLC、工控机、仪器仪表、气缸、五金工具、伺服电机、劳保用品等一系列自动化的工控产品。
如需进一步了解相关仪器仪表产品的选型，报价，采购，参数，图片，批发等信息，请关注艾驰商城/。
实验45 验证性实验——计数器逻辑功能测试
实验45 验证性实验——计数器逻辑功能测试一．实验目的1．验证用触发器构成的计数器计数原理； 2．掌握测试中规模集成计数器功能的方法；3. 学习和掌握用中规模集成计数器接成任意进制计数器的方法； 二．实验原理计数器种类很多，有同步计数器和异步计数器两大类。
计数器中所触发器状态的变化都在同一时钟操作下同时发生的称为同步计数器，而在异步计数器中，触发器状态的变化则不是同时发生的。
根据计数制的不同，又分为二进制计数器，十进制计数器和任意进制计数器。
根据对脉冲个数进行增减运算的作用，又分为递增加法、递减减法计数器和可逆计数器。
还有可预置数和可编程序功能计数器等。
目前，不管是TTL 还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
l ．用D 触发器构成的异步二进制加／减计数器用4只D 触发器按图45-1所示连接起来可构成4位二进制异步加法计数器。
由图知，每只D 触发器是接成T ’触发器的形式，时钟脉冲只作用在第一个D 触发器FF0的CP 输入端，每输入一个计数脉冲，FF 0就翻转一次。
由于D 触发器是上升沿触发，当Q 0由1变0、Q 0由0变1时，FF 1翻转；当Q 1由1变0、1Q 由0变1时，FF 2翻转，依此类推，可分析出本电路是一个4位二进制加法计数器。
由于4个D 触发器不是同时工作，所以是异步计数器。
分析其工作过程，可得出其状态图和时序图如图45-2和图45-3所示。
若将图45-1所示稍加改动，断开Q 与下一级CP 的连接(仍保留Q 端与本级1D 端的相连，)，将低位触发器的Q 端与高一位的CP 端相连接，即构成了一个4位二进制减法计数器，工作原理读者自行分析。
FF0FF1FF2FF33图45-1 4位二进制异步递增加法计数器图45-2 图45-1所示电路的状态图CP Q 0Q 1 Q 2 Q 3CR C O BO LD(a)CD40192引脚图 (b)CD40192逻辑符号图2．中规模十进制计数器CD40192是专用的集成同步十进制可逆计数器，双时钟输入，具有清零和置数等功能，其引脚排列及逻辑符号如图45-4所示，读数时要注意的是，Q 3和D 3是最高位。
数电实验五：计数器的功能验证
数电实验五：计数器的功能验证1. 实验目的本实验旨在通过验证计数器的功能，加深对计数器原理的理解，让学生能够掌握计数器的使用方法和工作原理。
2. 实验器材•数字逻辑实验箱•计数器芯片•电压源•示波器•逻辑分析仪3. 实验原理计数器是一种常用的数字电路，能够实现计数功能。
常见的计数器有二进制计数器、十进制计数器等。
计数器可以用来进行时序控制、频率分频等应用。
4. 实验步骤4.1 连接电路首先将计数器芯片插入实验箱中的插槽，注意芯片的引脚方向要正确。
接下来按照以下步骤连接电路：1.将电压源的正极与实验箱的正电源线连接，将电压源的负极与实验箱的地线连接。
2.将计数器芯片的Vcc引脚连接到电压源的正极，将GND引脚连接到电压源的负极。
3.将计数器芯片的输入引脚与任意输入信号源连接，可以使用示波器或逻辑分析仪提供输入信号。
4.将计数器芯片的输出引脚与外部观察装置（示波器、数码管等）连接，以观察计数器的输出情况。
4.2 功能验证启动电路后，根据以下步骤验证计数器的功能：1.观察计数器的输出情况，注意是否按照预期进行计数。
2.调节输入信号源的频率，观察计数器的计数速度。
3.尝试改变计数器的工作模式（比如二进制计数、十进制计数等），观察输出结果的变化。
4.使用逻辑分析仪对计数器进行分析，验证计数器的工作原理。
5. 实验结果与分析通过观察实验中计数器的输出情况，我们可以得出以下结论：1.计数器能够按照预期的规律进行计数，对输入信号的边沿敏感。
2.计数器的计数速度与输入信号的频率有关，频率较高时计数速度较快，频率较低时计数速度较慢。
3.改变计数器的工作模式会导致输出结果的变化，不同的工作模式对计数器的计数规律有不同的要求。
6. 实验总结本次实验主要验证了计数器的功能，加深了对计数器的认识。
通过实验，我们学到了以下知识：1.计数器是一种常用的数字电路，能够实现计数功能。
2.计数器的输入信号可以是时钟信号或其他外部触发信号。
计数器逻辑功能测试
计数器逻辑功能测试⼴州⼤学学⽣实验报告开课学院及实验室：年⽉⽇年级、专学院姓名学号业、班实验课程名称数字电⼦技术实验成绩计数器逻辑功能测试指导实验项⽬名称教师⼀、实验⽬的⼆、实验原理三、使⽤仪器、材料四、实验步骤五、实验过程原始记录(数据、图表、计算等)六、实验结果及分析⼀、实验⽬的1．学习⽤集成触发器构成计数器的⽅法。
2．掌握中规模集成计数器的使⽤及功能测试⽅法。
⼆、实验原理1．⽤CC4013或74LS74D触发器构成4位⼆进制异步加法计数器。
1)按图4-1接线，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显⽰插⼝。
图4-1四位⼆进制异步加法计数器2)清零后(先令DR=0然后恢复为1)，逐个送⼊单次脉冲，观察并列表记录Q3～Q0状态。
3)将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。
4)将图4-1电路中的低位触发器的Q端与⾼⼀位的CP端相连接，构成减法计数器，按实验内容2)，3)进⾏实验，观察并列表记录Q3～Q0的状态。
2.中规模⼗进制计数器CD40192CD40192是同步⼗进制可逆计数器，具有双时钟输⼊，并具有清除和置数等功能，其引脚排列及逻辑符号，CD40192（同CC40192 74LS192）的功能见表，说明如下：当清除端CR为⾼电平“1”时，计数器直接清零；CR置低电平则执⾏其他功能。
当CR为低电平，置数端也为低电平时，数据直接从置数端J1、J2、J3、J4 置⼊计数器。
CD40192引脚图图 CD40192引脚排列图及逻辑符号引脚功能：图中：LD （11脚）—置数端 CU(5脚) —加计数端 CD(4脚) —减计数端 C0 （12脚）－⾮同步进位输出端 B0 （13脚）⾮同步借位输出端。
838电⼦J1、J2、J3、J4 —计数器输⼊端.Q1、Q2、Q3、Q4 —数据输出端CR（14脚）—清除端当CR为低电平， LD 为⾼电平时，执⾏计数功能。
执⾏加计数时，减计数端CD 接⾼电平，计数脉冲由CU输⼊；在计数脉冲上升沿进⾏8421码⼗进制加法计数。
数字电路实验报告计数器的逻辑功能及应用
数字电路实验报告计数器逻辑功能及其应用一、实验目的：1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。
2. 掌握构成任意进制计数器的方法。
二、实验设备及器件：1. 数字逻辑电路实验板 1片2. 74HC160同步加法二进制计数器 2片3. 74HC00二输入四与非门 1片三、实验原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是 TTL还是 CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
集成计数器74HC160是二-五-十进制计数器，其管脚排列如图。
四、实验内容1. 构成摸10计数器实验原理图实验结果：数码管显示为从0到9 之间变化。
2、组成模6计数器实验原理图实验结果：数码管显示为从0到5 之间变化。
3、组成模100计数器实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2、3、4、5、6、7、8、9变化。
五、实验心得：本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
计数器与应用实验报告
计数器与应用实验报告计数器与应用实验报告引言：计数器是数字电路中常见的一个组件，用于计算和记录输入信号的数量。
在本实验中，我们将学习计数器的工作原理以及它在不同应用中的使用。
通过实验，我们将深入了解计数器的功能和特性，并探索其在数字系统中的广泛应用。
1. 计数器的基本原理计数器是一种能够根据输入信号的变化来计数的电子设备。
它可以根据时钟信号的脉冲来更新其计数值。
计数器可以分为同步计数器和异步计数器两种类型。
同步计数器在时钟信号的上升沿或下降沿进行计数，而异步计数器则在时钟信号的任意边沿进行计数。
2. 计数器的应用2.1 时钟频率测量计数器可以用于测量时钟信号的频率。
通过将时钟信号连接到计数器的输入端，我们可以记录一个特定时间段内时钟信号的脉冲数量。
通过计算脉冲数量与时间的比值，我们可以得到时钟信号的频率。
2.2 事件计数计数器还可以用于记录特定事件的发生次数。
例如，在工业自动化中，我们可以使用计数器来记录某个传感器触发的次数。
这对于监测设备的使用情况和维护计划非常有用。
2.3 二进制计数计数器最常见的应用之一是进行二进制计数。
通过将计数器的输出连接到数码管或LED等显示设备，我们可以将计数器的计数值以二进制形式显示出来。
这在计时器、计步器等设备中非常常见。
3. 实验过程与结果在本实验中，我们使用了74LS193四位二进制同步计数器芯片。
通过按照芯片的引脚连接要求，我们将计数器与其他逻辑门和显示设备进行了连接。
然后，我们通过提供时钟信号和重置信号，观察计数器的计数行为和显示结果。
实验结果表明，计数器能够按照预期的方式进行计数，并且在达到最大计数值时正确地回滚到初始值。
我们还观察到计数器的输出能够准确地显示在连接的数码管上，实现了二进制计数的功能。
4. 计数器的优化和改进虽然我们在本实验中使用的是基本的四位二进制计数器，但实际应用中可能需要更高位数的计数器。
在这种情况下，我们可以通过级联多个计数器来扩展计数范围。
逻辑功能实验报告
一、实验目的1. 理解并掌握基本的逻辑门电路及其组合逻辑电路的工作原理；2. 熟悉TTL和CMOS两种逻辑门电路的特点及使用方法；3. 学会使用逻辑分析仪和示波器等实验仪器进行逻辑功能测试；4. 通过实验验证逻辑电路的正确性，提高动手能力和分析问题的能力。
二、实验原理逻辑门电路是数字电路的基本组成单元，主要有与门、或门、非门、异或门等。
它们按照一定的逻辑关系组合起来，可以构成复杂的逻辑电路。
本实验主要涉及以下几种逻辑门：1. 与门（AND）：只有当所有输入端都为高电平时，输出才为高电平；2. 或门（OR）：只要有一个输入端为高电平，输出就为高电平；3. 非门（NOT）：输入端为高电平时，输出为低电平；输入端为低电平时，输出为高电平；4. 异或门（XOR）：当两个输入端电平不同，输出为高电平；当两个输入端电平相同，输出为低电平。
三、实验设备及器材1. 逻辑门电路实验箱2. 逻辑分析仪3. 示波器4. TTL和CMOS集成电路5. 电源6. 连接线四、实验内容1. 与门、或门、非门、异或门的逻辑功能测试（1）测试方法：使用逻辑分析仪或示波器，观察不同输入组合下输出端电平的变化。
（2）实验步骤：① 将与门、或门、非门、异或门的输入端分别连接到逻辑分析仪或示波器的输入通道；② 设置逻辑分析仪或示波器的触发方式和采样频率；③ 依次改变输入端的电平，观察输出端的电平变化，记录实验数据；④ 对比理论值和实验值，分析实验结果。
2. 组合逻辑电路的设计与测试（1）设计方法：根据逻辑功能要求，使用与门、或门、非门、异或门等基本逻辑门搭建组合逻辑电路。
（2）实验步骤：① 分析逻辑功能要求，确定电路结构；② 使用逻辑门搭建电路，连接实验仪器；③ 设置逻辑分析仪或示波器的触发方式和采样频率；④ 输入不同的信号，观察输出端的电平变化，记录实验数据；⑤ 对比理论值和实验值，分析实验结果。
3. 逻辑电路故障检测与排除（1）故障检测方法：使用逻辑分析仪或示波器观察电路在不同输入信号下的输出变化，判断故障点。
计数器逻辑功能测试
2013 年 6 月 3 日
实验课程名 称 实验项目名称
数字电子技术实验 实验 45 计数器逻辑功能测试
引脚功能： 图中： /LD— 非同步置数端 输出端 出端
CPu－非同步进位
一 实验目的 1 验证用触发器构成的计数器计数原理 2 掌握测试中规模集成计数器工功能的方法
二进制异步减法计数器
五、实验结果及分析
异步二进制加法计数器
输入脉冲个数 Q3 Q2 输出 Q1 Q0
0
1
2
3
4
5
6
7
8
9
Q3-Qo 状态的变化
/B0 --非同步借位输出端。D3、D2、D1、D0— 计数器输入端. Q1、Q2、Q3、Q4 —数据输
CR— 清除端 输入 输出 D2 × c × × D1 × b × × D0 × a × × Q3 0 d Q2 0 Q1 0 Q0 0 a CR 1 0 0 0 LD × 0 1 1 CP U × × ↑ 1 CP D × × 1 ↑ D3 × d × ×
（3）计数器的级联使用 如果要计算超过 10 位的数字， 必须使用两个以上十进制计数器级联实现， 连接方式是利用同 步计数器的进位/CO 端，借助进位或借位信号驱动下级计数器。 图中所示是由两个十进制计数器组成的 100 进制计数器， 100 以内任意进制计数器均可以图中 适当连接实现。
CD40192(1)
学生实验报告
开课学院及实验室：电子 410
学院 机械与电气 工程学院 年级、专 业、班 电气 111 姓名 学号 成绩 指导 老师
若把上图稍加改动，断开/Q 与下一级 CP 的连接，将低位触发器的 Q 端与高一位的 CP 端相连 接，即构成了减法计数器 本电路实际上也是一个分频器，Qo 是 CP 的二分频输出，Q1 是 CP 的四分频输出，Q2 是 CP 的八分频输出，Q3 是 CP 的十六分频输出 （2） 中规模十进制计数器 CD40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列 及逻辑符号，如图所示。
任务一 仿真测试十进制计数器的逻辑功能
ത
ത
的3位二进制加法计数器，各个触发器的输出端与该触发器的D输入端相连。同时，各
端
又与相邻高1位触发器的时钟脉冲输入端相连。记数脉冲CP加至触发最低位触发器FF0就翻转一次。当0 由1变0， 0 由0变
1(0 的进位信号)时，FF1翻转。当１ 由1变0，１ 由0变1(１ 的进位信号)时，FF2翻转，
行计算，又可得到一组新的次态和输出值。如此继续下去，把这些
计算结果列成真值表的形式，就得到了状态转换表(状态转换真值
表)。
2.状态转换图
• 将状态转换表的形式表示为状态转换图是以小圆圈表示电路的各个
状态，圆圈中填入存储单元的状态值，圆圈之间用箭头表示状态转
换的方向，在箭头旁注明输入变量取值和输出值，输入和输出用斜
器由触发器构成，即Q1，…，Qr表示的是各个触发器的状态，所以式(3)称为存储器的状态
方程，也就是时序逻辑电路的状态方程。
（二）时序逻辑电路的特点
根据以上分析可知，时序逻辑电路的特点如下。
（1）时序逻辑电路往往包含组合逻辑电路和存储电路两部分，而存储电路是必不
可少的。
（2）在存储元件的输出和电路输入之间存在反馈连接,存储电路输出的状态必须反
在FF3为0状态时， 3 =1，这时J1= 3 =1，FF1也为T′触发器。因此，输入前八个
计数脉冲时，计数器按异步二进制加法计数规律计数。在输入第7个计数脉冲时，
计数器的状态为3 2 1 0 =0111。这时J3= 2 1 =1，K3=1。
输入第8个计数脉冲时，FF0由1状态翻转到0状态， 0 输出的负跃变一方面使
1）异步二进制加法计数器
一个3位二进制加法计数序列表见表。
由表可知，最低位Q0随着每次时钟脉冲的出现都改变状态，而其他位在相邻低位由1变0
计数器逻辑功能测试
广州大学学生实验报告开课学院及实验室：机械与电气工程学院电子楼410 年月日学院机械与电气工程年级、专业、班姓名学号实验课程名称数字电子技术实验成绩实验项目名称计数器逻辑功能测试指导老师胡晓一、实验目的1、验证用触发器构成的计数器计数原理；2、掌握测试中规模集成计数器功能的方法。
二、实验原理1．用D触发器构成的异步二进制加/减计数器图1 4位二进制异步递增加法计数器分析其工作过程，可得出其状态图和时序图如图2和图3所示。
图2 图1所示电路状态转换图图3 图1所示电路的时序2．中规模十进制计数器74LS192是专用的集成同步十进制可逆计数器，双时钟输入，具有清零和置数等功能，其引脚排列及逻辑符号如图4所示，读数时要注意的是，Q3和D3是最高位。
图4 74LS192引脚排列及逻辑符号74LS192的功能如表6-1所示，说明如下：表6-1 74LS192功能表表6-2所示为8421码十进制加、减计数器的状态转换表。
表6-2 状态转换表三、实验仪器、材料1．+5V直流电源2．双踪示波器3．单次和连续脉冲源4．逻辑电平开关5．逻辑电平显示器6．译码显示器7．74LS74×2、74LS192×2四、实验步骤（1）把D触发器集成块74LS74连接成4位二进制异步加法计数器。
按图1所示接线，R D′接至逻辑开关并置“1”，把单次脉冲源接入低位CP0端，4个输出端Q3、Q2、Q1、Q0分别接入逻辑电平显示器，各S D′直接接高电平“1”。
清零后，输入单次脉冲，观察Q3~Q0状态的变化并列表记录。
先清零，然后输入1Hz的连续脉冲，观察Q3~Q0的状态变化。
（2）用74LS74触发器构成4位二进制异步减法计数器。
断开图1所示电路中低位触发器Q′端与高一位触发器CP端的连接，改为把低位触发器Q 端连接高一位CP端，其他连接不变，4位计数输出仍在Q端取出，即可构成减法计数器，实验内容仍按步骤1的方法进行，观察Q3~Q0状态的变化并列表记录。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验十三计数器逻辑功能测试及应用（二）
一、实验目的：
1、掌握中规模集成计数器的使用及功能测试方法
2、学会构成N进制计数器的方法
二、实验原理：
74LS161是4位同步二进制加法计数器。
具有异步清零、同步并行置数、同步二进制加法计数、保持的功能。
利用反馈归零法或反馈置数法可以使74LS161实现N进制计数器。
反馈归零法就是利用计数器清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
而反馈置数法就是利用具有置数功能的计数器（如74LS161），截取其中一计数中间状态反馈到置数端，而将数据输入端D3 D2 D1 D0全部接0，就会使计数器的状态在0000到这一中间状态之间循环，这种方法类似于反馈归零法。
另一种方法是利用计数器到达1111这个状态时产生进位信号，将进位信号反馈到置数端，而数据输入端D3 D2 D1 D0置成某一最小数d3 d2 d1 d0，则计数器就可重新从这一最小数开始计数，整个计数器将在d3 d2 d1 d0—1111等N个状态下循环。
这些方法的关键是要弄清楚计数器是同步清零（置数）还是异步清零（置数）,如果是同步的实现N进制计数器时要反馈N—1项，异步的要反馈N项。
74LS161引脚排列如图11－１所示。
图11—1 74LS161引脚排列图图11－2 74LS192的引脚排列图
三、实验仪器及器材：
实验仪器设备：DGJ—2型电工技术实验装置（D71—2数电实验挂箱）
集成块：74LS161 74LS160 74LS192 74LS04 74LS00
四、实验内容与步骤：
1、测试74LS161同步二进制加法计数器的逻辑功能
计数脉冲由单次脉冲源提供，清零端、置数控制端、工作状态控制端CT P CT T、并行数据输入端D 3—D0分别接逻辑电平开关，进位信号输出端、计数器状态输出端Q3—Q0均接逻辑电平显示。
按如下逐项测试并判断该集成块的功能是否正常。
（1）异步清零功能：当=0时，这时Q3Q2Q1Q0=0000，计数器清零。
其它输入信号都不起作用，与CP无关，故称为异步清零。
（2）同步并行置数功能：当=1，=0时，在CP上升沿操作下，并行输入数据d3 d2 d1 d0置入计数器。
（3）同步二进制加法计数功能：当=1，若C TP=C TT=1，则计数器对CP信号按照8421码进行加法计数。
（4）保持功能：当时，若CT P·CT T=0，则计数器将保持原来状态不变。
对于进位输出信
号有两种情况，如CT T=0，那么CO=0；若是CT T=1，那么CO=CT T Q3Q2Q1Q0
2、用74LS161实现十二进制计数器：
要求：利用反馈归零法或反馈置数法设计电路、验证并记录实验结果。
3、验证74LS160（同步十进制计数器）、74LS192（双时钟可预置十进制同步加/减计数器）的逻辑功能，（74LS160与74LS161引脚功能相同，不同只是前者是同步十进制计数器而后者是同步二进制加法计数器。
）74LS192的引脚排列如图11－2所示。
4、用74LS160、74LS192构成N进制计数器，设计电路、验证并记录实验结果。
五、
五、实验报告要求
1、画出各实验线路图，拟出各实验内容所需的测试记录表格，整理实验结果，对实验结果进行分析。
2、总结使用计数器的体会。