数电第五章习题答案
数电第五版(阎石)第五章课后习题及答案pptx
03
习题三答案ຫໍສະໝຸດ 习题三第1题答案1.1 逻辑函数的表示方法 1.1答案：逻辑函数有多种表示方法， 如真值表、逻辑表达式、波形图和卡
诺图等。
1.2 逻辑函数的化简方法
1.2答案：逻辑函数的化简方法包括代 数法、公式法和卡诺图法等。
1.3 逻辑函数的运算规则
1.3答案：逻辑函数的运算规则包括与、 或、非等基本运算，以及与或、与非、 或非等复合运算。
习题一第3题答案
总结词
卡诺图化简
答案
通过卡诺图化简，我们得到最简的逻 辑表达式为(F = A'B + A'C + BC)。
02
习题二答案
习题二第1题答案
总结词
逻辑函数的表示方法
详细描述
逻辑函数的表示方法有真值表、逻辑表达式、逻辑图和波形图等。这些表示方法各有特 点，可以根据具体需求选择使用。真值表可以清晰地表示输入和输出之间的逻辑关系； 逻辑表达式简化了函数表示，便于分析和计算；逻辑图能够直观地展示逻辑函数的结构
习题三第2题答案
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2.1 逻辑函数的化简步骤
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2.1答案：逻辑函数的化简步骤包括合并项、消去项和简 化表达式等。
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2.2 逻辑函数的化简技巧
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2.2答案：逻辑函数的化简技巧包括利用运算规则、消去 项和合并项等。
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和功能；波形图则可以反映函数在时间序列上的动态变化。
习题二第2题答案
总结词
逻辑函数的化简方法
详细描述
逻辑函数的化简方法有多种，包括公式化简法、卡诺 图化简法和布尔代数化简法等。公式化简法基于逻辑 代数的基本公式和规则，通过简化表达式得到最简结 果；卡诺图化简法利用卡诺图的性质，通过图形直观 地找出最小项的组合，从而得到最简逻辑函数表达式 ；布尔代数化简法则通过代数运算简化逻辑函数。这 些化简方法各有优缺点，应根据具体情况选择使用。
《数字电子技术基础》第五章习题（阎石主编,第四版）
[题5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
画出电路的状态转换图，说明电路能否自启动。
答案：答案：11322131233;J K QJ K Q J Q Q K Q ì==ï==íï==î3Y Q =电路能自启动。
状态转换图如图A5.1。
[题5.7] 在图P5.7电路中，若两个移位寄存器中的原始数据分别为A 3 A 2 A 1 A 0＝1001，B 3 B 2 B 1 B 0＝0011，试问经过4个CP 信号作用以后两个寄存器中的数据如何？这个电路完成什么功能？成什么功能？答案：经过四个时钟信号作用以后，两个寄存器里的数据分别为：A 3 A 2 A 1 A 0＝1100，B 3B 2B 1 B 0＝0000。
这是一个四位串行加法计数器。
这是一个四位串行加法计数器。
[题5.8] 分析图P5.8的计数器电路，说明这是多少进制的计数器。
十进制计数器74160的功能表见表5.3.4。
答案：答案：电路为七进制计数器。
图P5.8电路为七进制计数器。
[题5.9] 分析图P5.9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74LS161的功能表见表5.3.4。
答案：答案：。
这是一个十进制计数器。
电路的状态转换图如图A5.9。
这是一个十进制计数器。
[题5.10] 试用4位同步二进制计数器74LS161接成十二进制计数器，标出输入、输出端。
可以附加必要的门电路。
74LS161的功能表见表5.3.4。
答案：答案：见图A5.10 [题5.11] 试分析图P5.11的计数器在M＝1和M＝0时各为几进制。
74160的功能表见表5.3.4。
答案：答案：M＝1时为六进制计数器，M＝0时为八进制计数器。
时为八进制计数器。
[题5.16] 图P5.16电路是由两片同步十进制计数器74160组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。
数字电子技术基础 第五章、第六章习题参考答案
第五章锁存器和触发器
1、1n n Q S RQ +=+， 0SR =
2、n
Q ， 0 3、32
4、T
7、
A B
J
4-13题解图
8、
D=B A ⊕
第六章时序逻辑电路
1、输入信号，原来的状态
2、异
3、n
4、4，4
5、反馈清零、反馈置数
6、N
7、状态方程和输出方程：
8、激励方程
状态方程
输出方程
Z=AQ1Q0
根据状态方程组和输出方程可列出状态表，如表题解6．2．4所示，状态图如图题解6。
2．4所示。
14、
15、状态方程为：
24、解：74HC194功能由S1S0控制
00 保持，01右移10 左移11 并行输入
当启动信号端输人一低电平时，使S1=1，这时有S。
＝Sl＝1，移位寄存器74HC194执行并行输人功能，Q3Q2Q1Q0＝D3D2D1D0＝1110。
启动信号撤消后，由于Q。
＝0，经两级与非门后，使S1=0，这时有
S1S0＝01，寄存器开始执行右移操
作。
在移位过程中，因为Q3Q2、
Q1、Q0中总有一个为0，因而能
够维持S1S0=01状态，使右移操作
持续进行下去。
其移位情况如图题
解6，5，1所示。
该电路能按固定的时序输出低电平
脉冲，是一个四相时序脉冲产生电
路。
数电第五章习题答案 .doc
自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。
而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。
在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。
5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。
图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。
解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。
数字电路王秀敏第五章课后习题答案
110001111001BC A111100110001111001BCA111100[题5.1] 分析如图所示组合电路，写出输出Y 的逻辑函数式，列出真值表，说明逻辑功能。
解：该电路是由３线－８线译码器74138LS 和一个与门构成的。
使能端3211,0S S S ===时，译码器处于译码状态。
070707Y Y Y m m m m AB AC BC =⋅=⋅=+=++或Y AC BC AB =++该电路是一个不一致电路，即当,,A B C 相同时，Y为０；,,A B C 不同时，Y 为１。
[题5.2] 分析如图电路的逻辑功能。
其中0123,,,S S S S 为控制输入端（或称使能端），写出输出的逻辑函数式，列出真值表，说明Y 与A ，B 的逻辑关系。
Y真值表23AB Y解：0123Y ABS ABS BS BS A =+⊕++[题5.5]试用与非门设计一个水坝水位控制器。
如图为水坝水位示意图。
A,B 为两个电极，当电极被水浸没时，会有输出信号。
如果水面在A 以下为正常状态，绿灯亮；水面在A 、B 间为异常状态，黄灯亮；水面在B 以上为危险状态，红灯亮。
解：（１）列真值表。
根据题意，该控制器有两个输入A,B ；三个输出,,G Y R ，G 代表绿灯，Y 代表黄灯，R代表红灯。
输入变量：水在电极之上，用１表示，水在电极之下，用０表示。
输出变量：１表示灯亮，０表示灯灭。
列出真制表。
（２）化简 G A = Y AB = R B =（3）逻辑图真值表B A B + 1 1 A BA BC00011110011010101A BC 00011110010111100[题5.8] 某学校有三个实验室，每个实验室各需2kW 电力。
这三个实验室由两台发电机组供电，一台是2kW ，另一台是4kW 。
三个实验室有时可能不同时工作，试设计一逻辑 电路，使资源合理分配。
解：（1）列真值表设输入变量为A 、B 、C 表示三个实验室，工作为1，不工作为0；设输出变量为1Y 、2Y ，分别表示2kW ，4kW 的发电机，启动为1，不启动为0。
西安电子科技大学数电答案第五章1
波形如图解 5-1 所示。
2. 按钮开关在转换的时候由于弹簧片的颤动使信号也出现抖动，因此实际使用时往往需 要加上防抖动电路。RS 触发器是常用的电路之一，其连接如图 P5-2 所示。试说明其 工作原理，并画出对应于图中输入波形的输出波形。
图 P5-2 解： 设 Q 的初态为 0， 开关打至 （即 接地） 后松开， 信号有抖动， 由于 R 1 , S R 01 时，Q 置 1， S R 11 时 Q 保持置 1 状态，输出信号波形如图解 5-2 所示。可见该电路可
电路（a）当 A=1 时， Q1 输出（脉宽与 B 的周期相同）单脉冲。电路（b）当 A=0 时
Q3 输出（脉宽与 B 的周期相同）单脉冲。
6. 在图 P5-6 所示的电路中， FF1 为 JK 触发器， FF2 为 D 触发器，初始状态均为 0，试 画出在 CP 的作用下 Q1 , Q 2 的波形。
Q1 至 Q8 的波形图如图解 5-4 所示。
5. 在图 P5-5 所示的触发器电路中，A 和 B 的波形已知，对应画出 Q 0 , Q1 , Q 2 和 Q3 的波 形，设各触发器的初始状态为 0.
图 P5-5 解：图 （a） ：Q0
n 1
Q 0 ，触发器在 A 的上升沿翻转， 因 RD 0 Q1 ，故 Q 0 0 时，Q0 0 。
9. 试设计一个单脉冲产生电路，该电路输入为时钟脉冲 CP，有一按钮开关（开关的结构 可自选） ，人工每按一次按钮开关，该电路输出一个时钟脉冲。画出电路，说明其工作 原理，注意要考虑人工按键时可能产生的抖动。 解：电路如图解 5-9 所示，电路的状态转移真值表（状态表）如表解 5-9 所示，开关自然状 态时接 R， 此时 S=1， Q 保持 0， 当开关按下 （R=1,S=0） 时， Q 输出 1， 即使有抖动 （RS=11） ,Q 仍可保持 1，开关松开（R=0,S=1）, Q 输出 0，即实现了人工每按一次按钮开关，该电路输 出一个时钟脉冲。
万里学院-数字电子技术-第五章习题及参考答案
第五章习题1．题图5-1所示电路是用两片555构成的脉冲发生器，试画出Y 1和Y 2两处的输出波形，并标注主要参数（参数只需估算）。
R 1C 133kR 233k 10题图5-12．题图5-2所示的555定时器构成的单稳态触发器及输入v I 的波形，求： （1）输出信号v O 的脉冲宽度T W ；（2）对应v I 画出v C 、v O 的波形，并标明波形幅度。
v I /V CC /3v Iv O题图5-23．由555定时器组成的多谐振荡器如图5-3所示，已知V DD =12V 、C =0.1μF 、R 1=15k Ω、R 2=22k Ω。
试求：（1）多谐振荡器的振荡周期；（2）画出的v C 和v O 波形。
v O /Vv C /V00tR Cv v OR题图5-34．由555定时器、3位二进制加计数器、理想运算放大器A 构成如题图5-4所示电路。
设计数器初始状态为000，且输出低电平V OL =0 V ，输出高电平V OH =3.2 V ，R d 为异步清零端，高电平有效。
（1）说明虚框（1）、（2）部分各构成什么功能电路？（2）虚框（3）构成几进制计器？ （3）对应CP 画出v O 波形，并标出电压值。
题图5-45．用集成芯片555构成的施密特触发器电路及输入波形i v 如题图5-5所示，要求： （1）求出该施密特触发器的阈值电压V T ＋、V T －；（2）画出输出v o 的波形。
v I /V tv O /Vv v O题图5-56．用集成定时器555构成的电路及可产生的波形如题图5-6（a ）、（b ）所示，试回答： （1）该电路的名称；（2）指出（b ）图中v C 波形是1～8引脚中，哪个引脚上的电压波形； （3）求出矩形波的宽度t W 。
v Iv O 0.3v v（a ） （b ）题图5-67．题图5-7为简易门铃电路，设电路中元器件参数合适，R >>R 1，S 为门铃按钮，当按钮按一下放开后，门铃可响一段时间。
《数电》教材习题答案 第5章习题答案
思考题与习题5-1 在如图5-1所示的四位移位寄存器中，假定开始时Q3Q2Q1Q0为1101状态。
若串行输入序列101101与CP脉冲同步地加在D SR串行输入端时，请对应画出各触发器Q 3Q2Q1Q端的输出波形。
图T5-15-2 图T5-2电路中各触发器的初始状态均为0，请对应输入CP和IN的波形，画各触发器Q端的输出波形。
图T5-25-3 试用两片74LS194电路构成一个八位移位寄存器，并画出逻辑电路图。
5-4 请用上升沿触发的D触发器构成一个异步三位二进制加法计数器。
并对应CP画出Q1、Q2、Q3的波形。
图T5-45-5 请用JK 触发器构成一个脉冲反馈式异步六进制加法计数器，并画出对应于CP 脉冲的工作波形。
图T5-5用三位JK 触发器构成八进制计数器，然后在状态110时利用与非门反馈至清零端构成六进制计数器，图略。
5-6请分析如图T5-6所示的阻塞反馈式异步计数器电路的逻辑功能，指出该计数器为几进制，并画出计数状态转换图。
图T5-6解：（1）驱动方程：J I =3Q ,K 1=1; J 2=1,K 2=1;J 3=nQ n Q 21,K 3=1;代入得状态方程: （CP 脉冲下降沿时刻）（Q 1下降沿时刻） （CP 脉冲下降沿时刻）列出状态转换图（略）分析得出该计数器为5进制计数器，状态从000-100，其它的三个状态下一状态均为000，因此该电路是异步五进制计数器，具有自启动功能。
5-7 分析图T5-7同步计数器电路的逻辑功能。
图T5-7nn n n n Q K ,Q J Q K ,Q J Q K ,J 232312323111====== n Q n Q Q n 1311=+n Q Q n 221=+n Q n Q n Q Q n 31231=+nn n nn n nn n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 23232132123123113111=⋅+⋅=⋅+⋅=+=⋅+=+++n n n Q Q Q 123 111213+++n n n Q Q Q0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1因为该计数器设计了清零端，因此可实现从000开始进入循环圈的2进制计数器的功能，但我们也发现，它也可以实现三进制。
第五章数电课后答案
《时序逻辑电路》练习题[5.1] 分析图P5.8的计数器电路，说明这是多少进制的计数器。
十进制计数器74160的功能表见表5.3.4。
[5.2] 分析图P5.9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。
十六进制计数器74LS161的功能表如表5.3.4所示。
[5.11]试分析图P5.11的计数器在M=1和M=0时各为几进制。
74LS160的功能表同上题。
[5.12]图P5.12电路是可变进制计数器。
试分析当控制变量A为1和0时电路各为几进制计数器。
74LS161的功能表见题5.10。
[5.13]设计一个可控制进制的计数器，当输入控制变量M=0时工作在五进制，M=1时工作在十五进制。
请标出计数输入端和进位输出端。
[解] 见图A5.13。
[5.15]试分析图P5.15计数器电路的分频比(即Y与CP的频率之比)。
74LS161的功能表见题5.10。
[解] 利用与上题同样的分析方法，可得74LS161(1)和74LS161(2)的状态转换图如图A5.15(a)、(b)所示。
可见，74LS 161(1)为七进制计数器，且每当电路状态由1001~1111时，给74LS 161(2)一个计数脉冲。
74LS 161(2)为九进制计数器，计数状态由0111~1111循环。
整个电路为63进制计数器，分频比为1:63。
[5.16] 图P5.16电路是由两片同步十进制计数器74160组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。
74160的功能表见题5.10。
[解] 第（1）片74160接成十进制计数器，第（2）片74160接成了三进制计数器。
第（1）片到第（2）片之间为十进制，两片中串联组成71~90的二十进制计数器。
[5.17] 分析图P5.17给出的电路，说明这是多少进制的计数器，两片之间多少进制。
74LS161的功能表见题5.10。
[解] 在出现0=LD 信号以前，两片74LS161均按十六进制计数。
数字集成电路分析与设计 第五章答案
CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translatedinto the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18μm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C μ-==--+-=()2DD TP N N OX V V W C μ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V μ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14μm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V μλ---=-+-⨯⨯⨯-==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18μm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N E L SAT OX I sat I lin C W V V V v C W V V V V E L L v C μ=---=-++()2P OX N DD TN DD TN CN NC W V V V V E L μ-=-+()()()()()()2201DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ---⨯-=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()()()()()221222222211111224620.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E LL V V V μ-=---=-++--⨯--=--++Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is:()()()()2222222260.20520.2050.61(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aμμ---=+⨯--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W μμ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχ-+-+===++In the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL.01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQLOAD PLHLt RC R C WL W R C k t λλ--====Ω⨯=⨯For V OL :()()()()()()()()()()()()()2246660.1220.10.63 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N E LNN NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L μλλλ---⨯⨯⨯--===-+-+--⨯--==++===⨯=2)155(2)W stack λ=P5.10. The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD PP EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====⨯⨯=⨯====⨯⨯=≈⨯Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lμ--⨯⨯⨯--===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less than the pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.VVINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDCL DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dvC V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========⎰⎰⎰⎰⎰⎰As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.QQW()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101μm N P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --⎛⎫=+=+=+ ⎪⎝⎭+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。
数字电子技术第5章习题解答
第5个CLK的下降沿产生后，触发器的状态随主触发器的状态而改变，即1状态。据此，可画出波形图如图5-12所示。
5-10带异步输入的脉冲触发的SR触发器中，各输入端的信号波形如图5-13所示，试画出Q、Q'端对应的波形。异步输入信号SD=0。
（3）第3个高电平期间，S=1，R=0，Q=1，Q’=0。
（4）第4个高电平期间，S=1，R=1，输出为11态，随后，S=0，R=1，Q=0，Q’=1。
（5）第5个高电平期间，S=0，R=0，输出保持；随后，S=1，R=0，Q=1，Q’=0；接着，S=0，R=0，输出保持；最后，S=0，R=1，Q=0，Q’=1。
图5-6
5-7已知电平触发的D触发器，若CLK、D的电压波形如图5-7所示，试画出Q和Q’端对应的电压波形。设触发器的初始状态为Q=0。
解：触发器为下降沿触发，标出每个时钟信号的下降沿。触发器初始状态为0。
（1）第1个下降沿，D=1，Q=1，Q’=0。
（2）第2个下降沿，D=0，Q=0，Q’=1。
（3）第3个下降沿，D=1，Q=1，Q’=0。
5-3.试问电平触发方式的触发器能构成具有翻转功能的触发器吗？为什么？
解：不能。电平触发方式的触发器，在整个电平有效期间内，均可以接收信号建立状态，因此，若构成具有翻转功能的触发器，将会在整个电平有效期间内不断地接收信号实现翻转，会出现空翻现象。
5-4.已知基本RS触发器电路中，输入信号端RD’和SD’的电压波形如图5-1所示，试画出图示电路的输出端Q和Q’端的电压波形。
《数字电子技术》黄瑞祥_第五章习题答案
第五章习题答案5-1分析题5-1图所示电路，画出时序图和状态图，起始状态Q0Q1Q2Q3=0001。
解时序图：CPQ0Q1Q2Q35-2分析题5-2图所示电路，画出电路的状态图。
解5-3 JK触发器组成5-3图所示电路。
分析该电路为几进制计数器，并画出电路的状态图。
该电路为五进制计数器5-4JK触发器促成如图5-4图所示的电路。
（1）分析该电路为几进制计数器，画出状态图。
= 1，电路为几进制计数器，画出其状态图。
（2）若令K3解：（1为7进制计数器5-5 试画出题5-5图（a）所示电路中B,C端的波形。
输入端A,CP波形如题5-5图(b)所示，触发器的起始状态为零。
1 5 6 123456789 10 11 12 13 14 15 16 17 18 19CPAQ0Q1BC5-6分析题5-6图所示电路，画出电路的状态图，说明电路能否自启动。
该电路能够自启动5-7 分析题5-7图所示电路，画出电路的状态图，说明电路能否自启动。
由状态图可见，电路图能够自启动5-8画出题5-8图所示电路的状态图和时序图，简要说明电路的基本功能。
解：状态图：功能分析：根据状态图可知：电路为三位格雷码发生器。
5-9 画出题5-9图所示的状态图和时序图。
解：状态图：时序图：5-10 如题5-10图所示，FF0为下降沿触发的JK触发器，FF1为上升沿触发的D触发器，试对应给定的RD ，CP,J,K的波形，画出Q,Q1的波形。
5-11图所示。
解：电路图：态图如题5-12图所示。
解：电路图如下：5-13 试用下降沿触发的边沿型JK触发器和与非门，设计一个按自然态序进行的七进制同步加法计数器。
解：电路图：5-14 试用上升沿触发的边沿型D触发器和与非门，设计一个按自然态序进行计数的十进制同步加法计数器。
解：电路图：5-15 试用JK触发器设计一个同步十进制计数器，要实现的状态图如题5-15图所示。
解：电路图如下：5-16 试设计一个具有如题5-16图所示功能的计数器电路，图中M为控制变量。
北京理工大学《数字电路-分析与设计》数电习题答案
第五章习题5-1 图题5-1所示为由或非门组成的基本R-S 锁存器。
试分析该电路，即写出它的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，并画出它的逻辑符号，说明S 、R 是高有效还是低有效。
解：状态转换表：状态转换驱动表5-2 试写出主从式R-S 触发器的状态转换表、状态转换方程、状态图、驱动转换表和驱动方程，注意约束条件。
解：与R-S 锁存器类似，但翻转时刻不同。
5-3 试画出图5.3.1所示D 型锁存器的时序图。
解：G=0时保持，G=1时Q=D 。
图题5-1 或非门组成的基本R-S 锁存器S R状态转换方程：Q n+1Q n+1=S+RQ n状态转换图： S =Q n+1R=Q n+1 状态转换驱动方程： 逻辑符号： 输入高有效 G D Q图题5-3 D 型锁存器的时序图5-4试用各种描述方法描述D锁存器：状态转换表、状态转换方程、时序图、状态转换驱动表、驱动方程和状态转换图。
5-5锁存器与触发器有何异同？5-6试描述主从式RS触发器，即画出其功能转换表，写出状态方程，画出状态表，画出逻辑符号。
5-7试描述JK、D、T和T'触发器的功能，即画出它们的逻辑符号、状态转换表、状态转换图，时序图，状态转换驱动表，写出它们的状态方程。
5-8试分析图5.7.1(a) 所示电路中虚线内电路Q’与输入之间的关系。
5-9试分析图5.7.1(b)所示电路的功能，并画出其功能表。
5-10试用状态方程法完成下列触发器功能转换：JK→D, D→T, T→D, JK→T, JK→T’, D→T’。
解：JK→D：Q n+1=JQ+KQ，D：Q n+1=D=DQ+DQ。
令两个状态方程相等：D=DQ+DQ =JQ+KQ。
对比Q、Q的系数有：J=D，K=D逻辑图略。
5-11试用驱动表法完成下列触发器功能转换：JK→D, D→T, T→D, JK→T, JK→T’, D→T’。
解：略。
5-12用一个T触发器和一个2-1多路选择器构成一个JK触发器。
数电第五版(阎石)第五章课后习题与答案
【题5.9】 若主从结构SR触发器的CLK,S,R, 各输入端电压波 形如图P5.9所示， =1，试画出Q,Q’ 端对应的电压波形。
解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出Q,Q’的电压波形，如图A5.9所示。
【题5.11】已知脉冲触发JK触发器输入端J,K和CLK的电压波 形如图P5.11所示，试画出Q,Q’端对应的电压波形。设触发器 的初始状态为Q=0.
解：根据SR触发器逻辑功能的定义和脉冲触发方式的动作特 点（主从结构触发器属于脉冲触发方式），即可画出如图 A5.7所示的输出电压波形图。
【题5.8】 在脉冲触发SR触发器电路中，若S,R,CLK 端的电压 波形如图P5.8所示，试画出Q,Q’端对应的电压波形。假定触 发器的初始状态为Q=0.
解：根据SR触发器逻辑功能的定义及脉冲触发方式的动作特 点，即可画出图A5.8中Q和Q’的电压波形。
【题5.14】已知维持阻塞结构D触发器各输入端的电 压波形如图P5.14所示，试画出Q,Q’端对应的电压波形。
解：根据D触发器逻辑功能的定义及维持阻塞结构所具有的 边沿触发方式，即可画出Q和Q’的电压波形如图A5.14。
【题5.15】已知CMOS边沿触发方式JK触发器各输入端 的电压波形如图P5.15所示,试画出Q,Q式的动作特 点，画出的Q,Q’ 端电压波形如图A5.15。
【题5.18】设图P5.18中各触发器的初始状态皆为Q=0，试画 出在CLK信号连续作用下各触发器输出端的电压波形
解：根据每个触发器的逻辑功能和触发方式，画出输出端Q 的电压波形，如图A5.18。
解：见图A5.4.
【题5.5】 在图P5.5电路中，若CLK,S,R的电压波形如图中所 示，试画出Q和Q’端与之对应的电压波形。假定触发器的初 始状态为Q=0.
数字电子技术基础第五章、第六章习题参考答案
第五章锁存器和触发器1、Q n 1二S RQ n, SR = O2、Q n, 03、324、TCP J I I I I I I I7、4-13题解图8、D= A 二BCP_ I~I I~I I~I I~I I~LI Iz卄I TH 1D i - I i i1 . I | , __ L,I ■ I ______第六章时序逻辑电路1、 输入信号，原来的状态2、 异3、 n 5、反馈清零、反馈置数扌-6、N乂—LJ UU 仑厂 II ~ 7、状态方程和输出方程：㈣ =A®Q'tZ^AQ&激励方程A =Kq = A &/. =e 0=i 状态方程0：戚；忧"无©土死输出方程Z=AQ1Q0根据状态方程组和输出方程可列出状态表，如表题解6 . 2 . 4所示，状态图如图题解2. 4 所示。
Q - M?； + M V ；* Q ； = + “：14、图题解6.2.4Q；・枫"烟00保持，01右移10左移11并行输入当启动信号端输人一低电平时，使S仁1 ,这时有So= Sl= 1 ,移位寄存器74HC194执行并行输人功能，Q3Q2Q1Q0 = D3D2D1D0 = 1110。
启动信号撤消后，由于Q°= 0,经两级与非门后，使S仁0 ,这时有S1S0= 01 ,寄存器开始执行右移操作。
在移位过程中，因为Q3Q2、Q1、Q0中总有一个为0,因而能够维持S1S0=01状态，使右移操作持续进行下去°其移位情况如图题解6, 5, 1所示。
该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。
-JT AAA TL幺I15、状态方程为儿⑷儿個)X(O24、解：74HC194功能由S1S0控制。
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5.4 对于图P5.4电路，试导出其特征方程并说明对A、B的取值有无约束条件。
Q
图P5.11
P5.12
5.12 画出图P5.12电路中Q 1、Q 2 的波形。
解：特征方程为： ，Q 端波形如图P5.12所示。
=[D]·CP 1,Q 1n+1
Q 2n+1= Q 1n
[]·CP 2
图P5.14 图P5.15
5.15 画出图P5.15电路中Q 端的波形。
解：Q 端波形如图P5.15所示。
5.16 试作出图P5.16电路中Q A 、Q B 的波形。
解：特征方程为： ， ，Q 端波形如图P5.16所示。
图P5.16 图P5.17
Q A n+1= Q B n []·A Q B n+1= Q A n []·B
A D
B Q A Q B
R D CP CP ⊕Q 2
Q 1Q 2
5.17 试作出图P5.17电路中Q 1、Q 2 的波形。
解：特征方程为： ， ，Q 端波形如图P5.17所示。
5.18 试作出图P5.18电路中Q 1和Q 2的波形（设Q 1和Q 2的初态均为“0”），并说明Q 1和 Q 2对于CP 2各为多少分频。
解：特征方程为： ， ，Q 端波形如图P5.18所示。
Q 1和Q 2对于CP 2都是4分频，即
图P5.18 图P5.19
5.19 已知电路如图P5.19，试作出Q 端的波形。
设Q 的初态为“0”。
解：特征方程为： ，Q 端波形如图P5.19所示。
5.20 已知输入u I 、输出u O 波形分别如图P5.20所示，试用两个D 触发器将该输入波形u I 转换成输出波形u O 。
解：输出u O 是对输入u I 的4分频，而采用1个DFF 可实现2分频，故实现电路如图P5.20所示。
图P5.20
5.21 试分别用公式法和列表图解法将主从SR 触发器转换成JK 触发器。
解1：
Q 1n+1= Q 1n []·(CP ⊕Q 2)Q 2n+1
= Q 2n []·Q 1?)?,(
2
2
21==CP Q CP Q f f f f Q 1
n+1= Q 1n []·CP 1
Q 2n+1= ·Q 2n []·CP 2Q 1n CP 2CP 1Q 1Q 2
4
1
,412
221==CP Q CP Q f f f f Q n+1
= [ A ]·CP CP A Q
u I
u O
Q n+1=S+RQ n SR =0Q n+1=JQ n +KQ
n
令新老触发器的次态方程相等，则有S=JQ n ，R=K
但不满足约束条件SR =0。
改为：
解2: (1)列综合表，如下所示： (2)作卡诺图，如下图所示
（3）电路图如下：
图P5.21
S=JQ n
，R=KQ n
=JQ （因为Q n+1=JQ n +KQ n n +KQ n Q n ）01 101 010 100 0Q n+1K Q n
S R
0 1 Ø0 ØØ0 0 0 0 0 0 J 0
1 1
11 010 110 0 1 1
Ø0 0 0 0 1 1 1 1 1
S=JQ n
R=KQ n
J K
CP。