数字集成电路考试重点

数字集成电路考试重点

集成电路设计测试站点

1。填空1。NML和NMH的概念，热电势，D触发器，D锁存器，施密特触发器

低电平噪声容限:VIL-VOL

高电平噪声容限:VOH-VIH该容限应大于零

热电势:当两种不同的金属相互接触时，如果接触端和非接触端的温度不相等，两种金属之间产生的电势差称为热电势2.

金属氧化物半导体晶体管的动态响应之间有什么关系？(本征电容P77)

金属氧化物半导体晶体管的动态响应值取决于其充放电期间的本征寄生电容以及由互连线和负载引起的额外电容所需的时间

本征电容的源极:基本金属氧化物半导体结构、沟道电荷和漏极以及源极反向偏置PN结耗尽区 3.设计技术(其他测试点与此知识点相似)P147

如何降低栅极的传播延迟:

降低CL:负载电容主要由以下三个主要部分组成:栅极本身的内部扩散电容、互连电容和扇出电容增加晶体管的纵横比并增加VDD 4。具有比率逻辑和无与伦比的逻辑

具有特定的逻辑:特定的逻辑试图减少实现给定逻辑功能所需的晶体管数量，但通常以降低稳定性和额外功耗为代价。诸如

之类的门不使用有源下拉和上拉网络的组合，而是由实现逻辑功能的NMOS下拉网络和简单的加载设备组成。

无与伦比的逻辑:逻辑电平独立于器件相对大小的门称为无与伦比的逻辑特定逻辑:逻辑电平由构成逻辑的晶体管的相对大小决定。5. 时序电路的特点:记忆功能原理:(1)基本反馈；(b)电容储存电荷

6。信号完整性(电荷共享，泄漏)

信号完整性问题:电荷泄漏

电荷共享容性耦合时钟馈通

7。存储器和存储分类

按存储模式分为

随机存储器:任何存储单元的内容都可以随机访问，访问时间与存储单元的物理位置无关

顺序存储器:只能按一定顺序访问，访问时间与存储单元的物理位置有关根据存储器的读写功能，它分为

只读存储器:半导体存储器，其内容是固定的，只能读不能写。

随机存取存储器:可读写的半导体存储器根据信息的可存储性，可分为

个非永久性存储器:断电后信息消失的存储器。永久存储器:断电后仍能存储信息的存储器

根据内存使用情况分为

。根据存储器在计算机系统中的作用，它可以分为主存储器、辅助

存储器、高速缓冲存储器、控制存储器等。

1.

1 .简答题

集成电路开发特点:

体积越来越小，重量越来越轻，引线和焊点越来越少，使用寿命长，可靠性高，性能好，成本低，便于

的批量生产。工作电压也越来越低，能耗也越来越小，集成度越来越高。2.P181“大型风机入口设计技术”

的设计者在设计时可以采用多种技术来减少大扇入电路的延迟:逐步调整晶体管尺寸

增加晶体管尺寸，重新排列输入充足的逻辑结构3。

简要描述了集成电路技术中典型的光刻步骤及其相互关系(P28)光刻步骤:氧化物涂层光刻机曝光

光刻胶显影和干燥酸蚀刻

旋转、清洗和干燥

各种处理步骤:(扩散和离子注入、沉积、蚀刻、平面化)去除光刻胶(即“砂洗”)。4.什么是多晶自对准工艺及其优点是什么？(P32)在掺杂

之前构图的多晶硅栅极实际上确定了沟道区的确切位置，因此也确定了源区和

漏区的位置。这个过程被称为自对准过程。

的优势:它使源极和漏极区域相对于栅极具有非常精确的位置，并有助于降低晶体管中的寄生电容。5.

CMOS逻辑门特性:

全摆幅，无与伦比，低输出阻抗，高输入阻抗，无静态功耗，高噪声6。伪NMOS门(100字)

的优点设计简单，占地面积小，速度快，功耗低

。伪NOMS的显著优点是晶体管数量减少(从2N的互补金属氧化物半导体减少到:N+1)，并且该门的额定输出高电平为Vdd

7。传输晶体管逻辑的优势是什么？缺点和解决方法是什么？

的优点:通过允许原始输入驱动栅极、源极和漏极，减少实现逻辑所需的晶体管数量，即

需要更少的晶体管来实现给定的功能

显示较低的开关功率

随着电压摆幅的减小，传输管需要较少的开关能量来为节点充电。的缺点:对于NMOS器件，当传输0时非常有效，但是当将节点上拉至VDD时，其性能非常差，因为在中间有一个阈值电压将Vth，即其充电点只能达到:VDD-Vth

纯传输逻辑门不能再生信号经过许多连续的阶段后，可以看到信号逐渐减弱。当输出为高电平时，

消耗静态功率

解决方案:可以插入一个互补金属氧化物半导体反相器来弥补它8. 什么是时钟馈通，有什么危害？(P215)

这是由预充电器件的时钟输入和动态输出触点之间的电容耦合引起的效应

时钟馈通的危害在于，在正常情况下，

可能导致预充电管的反向偏置二极管正向偏置这导致电子被注入到衬底中，电子可能被处于“1”(高电平)状态的附近高阻抗触点收集，最终导致错误或CMOS闭锁9.

写专用集成电路、可编程门阵列和可编程逻辑器件的全英文和中文名称

asic:专用集成电路专用集成电路fpga:现场可编程门阵列现场可编程门阵列

CPLD:复杂可编程逻辑器件10。

与静态逻辑电路相比，动态逻辑电路有哪些优点？

动态逻辑电路的优点:

1。晶体管的数量显著减少(N+2) 2。它具有

11的快速切换速度。克服容性串扰的方法(7分)

1。尽可能避免浮动节点

2。敏感节点应与全摆幅信号

3良好隔离。在满足时间限制的范围内，尽可能增加上升(下降)时间4.在敏感的低摆幅布线网络中采用差分信号传输方法5.为了尽量减少串扰，不要使两条信号线之间的电容过大。6.如有必要，可以在两个信号之间添加屏蔽线- GND或VDD

7。不同层上的信号之间的线间电容可以通过增加额外的布线层来进一步减小12.

分析时钟抖动和偏差的来源

时钟偏移:集成电路中时钟翻转到达时间的空间差异通常称为时钟偏移时钟偏移是由时钟路径的静态不匹配和时钟负载的差异造成的。时钟抖动:时钟周期在芯片的某个固定点暂时改变，即时钟周期可以在每个不同的周期缩短或延长。

: 1的来源。时钟

2的产生。器件制造中的偏差3。互连偏差4。环境变化。容性耦合

13。梅丽和摩尔结构的异同

Moore状态机:下一个状态仅由当前状态决定，即二级状态=f(现状，输入)，输出=f(现状)；粉状状态机:下一个状态不仅与当前状态有关，还与当前输入值有关，即二级状态=f(现状，输入)，输出=f(现状，输入)；

Moore状态机的输出信号由状态寄存器直接解码，而Mealy状态机通过将当前输入信号与即将变为第二状态的当前状态相结合而被编