数字逻辑 第三章 加法器.ppt

Z5 Z4 Z3 Z 2 Z1
F4 F3 F2 F1 FC4 T 693 C0
0
A4 A3 A2 A1
B4 B3 B2 B1
＆
＆
＆
＆
＆
＆
b1
a3
a2
a1 0 a 3
a2
a1
__ __ __ __ __ __ _________ __ __ __ __ __ __ __ __ __ __ __
全加器
画逻辑图 用异或门实现
图 3 – 13 用异或门构成全加器
Ai Bi Ci
CI CO 逻辑符号
Si Ci+1
Ai Bi Ci
FA 惯用符号
Si Ci+1
多位加法器
三 多位加法器 多位加法器按照各位数相加方式不同可分为串行加法 器和并行加法器。
3.2 常用的中规模组合逻辑器件--加法 器
一.基本概念 加法器 ●定义：实现多位二进制数算术和运算的电路 ●一位加法器：半加器和全加器
半加 — 两个一位二进制数相加，不考虑进位输入。 半加器 — 实现半加逻辑的电路。 全加 —加数、被加数和来自低位的进位数三者相 加。 全加器 — 实现全加逻辑的电路。
当M=0时，执行 a4a3a2a1+b4b3b2b1+ 0
当M=1时，执行 a4a3a2a1+ +1
(A+B)
(A-B)
20
四位二进制并行加法器
当M=0时，执行 a4a3a2a1+b4b3b2b1+ 0 当M=1时，执行 a4a3a2a1+ +1 (A+B) (A-B)
当M=0时， A+B+C0 (C0=0 ) 当M=1时，A+B +C0 (C0=1 )
内容回顾
学习MSI组合逻辑器件的方法: 理解这一类器件的功能; 会读具体器件的功能表,理解输入、输出及控制端 的 关系（包括使能端，地址控制端等） 掌握它的基本应用。 数据选择器(MUX) ：多路输入数据中选择一路输出。 它有n位地址输入、2n路数据输入、1路输出。 数据选择器的应用： 作数据选择，可实现多路信号分时传送；实现并—串转 换；产生序列信号等。 实现组合逻辑函数。
例2 用4位二进制并行加法器设计一个4位二进制并行加 法/减法器。 解 分析：根据问题要求，设减法采用补码运算，并令
A = a4a3a2a1 ----- 为被加数(或被减数)； B = b4b3b2b1 ----- 为加数(或减数)；
S = s4s3s2s1 ----- 为和数(或差数)；
M--- 为 功 能 选 择 变 量 .M=0 时 ， 执 行 A+B ； M=1时，执行A-B。 由运算法则可归纳出电路功能为：
四位二进制并行加法器
四、应用举例 二进制并行加法器除实现二进制加法运算外，还可实 现代码转换、二进制减法运算、二进制乘法运算、十进制 加法运算等功能。 例1 用4位二进制并行加法器设计一个将8421码转换成 余3码的代码转换电路。 解 根据余3码的定义可知，余3码是由8421码加 3后形 成的代码。所以，用4位二进制并行加法器实现8421码到余 3 码的转换，只需从 4 位二进制并行加法器的输入端 A4 、 A3 、 A2和A1输入8421码，而从输入端 B4、 B3、B2和B1输入二进制 数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2 和F1得到与输入8421码对应的余3码。
+) 1 1
0 1
加 数
和
0 1 0 0
1 1 1 1
进位
全加器
2. 全加器
图 3-12 全加器框图
输入变量：A i，B i — A、B两个数的第 i 位。 C i — 来自低位的进位。
输出变量：S i — 本位数和。
C i+1 — 向相邻高位进位数。
全加器
列真值表
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1
a3b1
+) 乘积 Z5 a3b2 Z4 a2b2 Z3
a2b1
a1b2 Z2
a1b1
Z1
因为： ☆1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(i =1，2，3；j=1，2)可用 两输入与门实现。 ☆对部分积求和可用 并行加法器实现。 所以：该乘法运算电 路可由 6 个两输入与门和 1 b2 个4位二进制并行加法器构 成。逻辑电路图如右图所 示。
超前进位二进制并行加法器
总结一下：
C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0)； 而Pi、Gi又是 Ai、Bi的函数，
所以，在提供输入 Ai 、 Bi 和 C0 之后，可以同时产生 C1 ～ C4 。 通常将根据 Pi 、 Gi 和 C0 形成 C1 ～ C4 的逻辑电路称为先行进 位发生器。
四位二进制并行加法器
三、四位二进制并加法器的外部特性和逻辑符号 1．外部特性
图中，A4、A3、A2、A1 ------- 二进制被加数； B4、B3、 B2、B1 ------- 二进制加数； F4、 F3、 F2、 F1 -----C0 --------------------来自低位的进位输入； FC4 -------------------向高位的进位输出。
关键是进位信号C
超前进位二进制并行加法器
Ci 1 Ai Bi Ci Ai Bi Ci Ai Bi Ci Ai Bi Ci ( Ai Bi )Ci Ai Bi
令 （进位传递函数） （进位产生函数）
则有
当 i=1、2、3、4时，根据递推关系，可得到4位并行加法器 各位的进位输出函数表达式为：
S A B AB A B
写表达式
Ci 1 = A•B
半源自文库器
画逻辑图
S A B Ci 1 AB
用异或门
A B
=1
&
S
Ci 1
图 3 – 11 半加器逻辑图
A B
CO 逻辑符号
S
A
HA
S
Ci1
B
惯用符号
Ci1
全加器
多位二进制数加法的例子 0 1 1 1 被加数
超前进位二进制并行加法器
超前进位二进制并行加法器特点： 根据输入信号同时形成各位向高位的进位； 同时产生各位的和。 是否可行？
由全加器的结构可知：
S i Ai Bi Ci Ci 1 A i Bi Ci Ai B i Ci Ai Bi C i Ai Bi Ci （A i Bi） Ci Ai Bi
表3-21 全加器真值表
Ci 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 C i+1 0 0 0 1 0 1 1 1
Si=m（1，2，4，7）
Ci+1=m（3，5，6，7）
全加器
函数变换过程如下：
Si Ai B i Ci Ai Bi C i Ai B i C i Ai Bi Ci ( Ai Bi Ai B i ) C i ( Ai B i Ai Bi )Ci ( Ai Bi ) C i Ai Bi Ci Ai Bi Ci Ci 1 Ai B i Ci Ai B i Ci Ai B i C i Ai Bi Ci ( Ai B i Ai Bi )Ci Ai Bi ( Ai Bi )Ci Ai Bi
根据异或逻辑: B 0 B, B 1 B
B
B
=1
B 0 B
=1
1
21
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。
例3 用一个4位二进制并行加法器和六个与门设计一个 乘法器，实现A×B,其中 A = a 3a2a1 , B = b 2b1 。 解 根据乘数和被乘数的取值范围，可知乘积范围处在 0 ～ 21 之间。故该电路应有 5 个输出，设输出用 Z5Z4Z3Z2Z1 表示， a3 ×) 乘数 a2 b2 a1 b1
FA4
F3 C3
FA3
F2
C2
FA2
F1 C1
FA1
C0
A4 B4
A3 B3
A2 B2
A1 B1
图3-15 四位串行进位并行加法器的结构框图
串行进位并行加法器
串行进位二进制并行加法器的特点： 结构简单 被加数和加数的各位能同时并行到达各位的输入端 , 但是各位全加 器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个 进位链。 由于每一位相加的和都与本位进位输入有关，所以，最高位必须等 到各低位全部相加完成并送来进位信号之后才能产生运算结果。 显然，这种加法器运算速度较慢，而且位数越多,速度就越低。 如何提高加法器的运算速度? 必须设法减小或去除由于进位信号逐级传送所花费的时间 若能使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。 那么就可以有所改进。 根据这一思想设计的加法器称为超前进位 ( 又称先行进位 ) 二进制并行加 法器。
半加器与全加器
二.一位加法器
1. 半加器
A B
加数
被加数
半 加 器
和数
S Ci＋
1
向高位进位
图 3 – 10 半加器框图 A，B —输入变量，表示两个一位二进制数。 S —输出变量，相加后的和数。
输出变量，向高位的进位数。 Ci — 1
半加器
列真值表
表3-20 半加器真值表
A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 Ci+1 0 0 0 1
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。 1) 输入端A4、A3、A2、 A1输入8421码；
2) 而从另一输入端B4、 B3、B2、B1输入二进 制数0011； 3) 进位输入端C0接上“0”；
4) 可从输出端F4、F3、F2、 F1得到与输入8421码对
应的余3码。
四位二进制并行加法器
S n1
S0
Cn
二进制并行加法器
An1 A0
C0
Bn1
B0
图 3-14 并行加法器框图 二进制并行加法器是一种能并行产生两个 n 位二进 制数算术和的组合逻辑部件。
串行进位并行加法器
并行加法器按其进位方式的不同，可分为串行进位并行 加法器和超前进位并行加法器两种类型。 串行进位并行加法器：由全加器级联构成，高位的进 位输出依赖于低位的进位输入。框图如下图所示。 F4 FC4