EDA技术与VHDL复习题
EDA技术与VHDL期末考试试卷
一、单项选择题：（20分）1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
DA .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是___C____。
A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。
5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
BA. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现________。
AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，__________是不合法的标识符。
EDA技术与VHDL(A卷答案)
4．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C。
A. FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX3000系列属FPGA结构。
5．以下对于进程PROCESS的说法，正确的是： AA. 进程语句本身是并行语句B. 进程内部由一组并行语句来描述进程功能C. 进程之间可以通过变量进行通信D. 一个进程可以同时描述多个时钟信号的同步时序逻辑6．在VHDL语言中，下列对时钟上升沿检测描述中，错误的是C。
A. if clk’event and clk = ‘1’ thenB. if rising_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if not clk’stable and clk = ‘1’ then7．关于VHDL中的数字，请找出以下数字中数值最大的一个：BA. 2#1111_1110#B. 8#366#C. 10#169#D. 16#F#E18．下列标识符中，B是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall9．下列语句中，不属于并行语句的是：DA．进程语句B．条件信号赋值语句C．元件例化语句D．IF语句10. 状态机编码方式中，其中 C 占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是1．在程序中存在两处错误，试指出，并说明理由：14行，TMP和A矢量位宽不一致19行，CASE语句缺少WHEN OTHERS语句处理剩余条件2．修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1 行号：9程序改为：SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2 行号：29 程序改为：这行后添加when others => null;SEL COUT 00011011OTHERSA orB A xor B A nor B A and B “XX ”Begin Process (sel, ain, bin) Begin Case sel is when “00” => cout <= ain or bin; when “01” => cout <= ain xor bin; when “10” => cout <= ain and bin; when others => cout <= ain nor bin; End case; End process;End rtl;2. 看下面原理图，写出相应VHDL 描述（10分）DQDFFDQ DFFORyoutOUTPUTxinINPUTclkINPUTLIBARRY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYCIR IS PORT ( XIN, CLK : IN STD_LOGIC; YOUT : OUT STD_LOGIC); END MYCIR;ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C; BEGIN B <= XIN OR A; PROCESS (CLK) BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN A <= C; C <= B; END IF; END PROCESS; YOUT <= C; END ONE;六、综合题：（20分）（一）已知状态机状态图如图(a)所示；完成下列各题：1.试判断该状态机类型，并说明理由。
CPLD VHDL EDA 考试题库
来源:内部开发
版本:1.0
分数:2
难度:3
37.{
L2 : LOOP
a := a+1;
EXIT L2 WHEN a >10 ;
END LOOP L2;
程序的意思是：
}
A.当a大于10时继续一个循环
B.跳过a等于10的那次循环
C.一个信号量可以在不同进程内改变，变量不可
D.信号量，变量没有区别
编号:7327
答案:A
题型:单选
答题时间:23:56:25
来源:内部开发
版本:1.0
分数:2
难度:3
25.std_logic类型中，"Z"情况为：
A.弱信号的逻辑高电平
B.高阻态
C.为零
D.弱信号的逻辑低电平
C.等待clk信号变成高电平
D.等待clk信号变成低电平
编号:7300
答案:B
题型:单选
答题时间:23:56:25
来源:内部开发
版本:1.0
分数:2
难度:3
20.cpld和fpga通常采用的下载方式接口是：
A.uart
B.ps2
C.jtag
D.isp
编号:7304
答案:C
编号:7279
答案:C
题型:单选
答题时间:23:56:25
来源:内部开发
版本:1.0
分数:2
难度:3
13.{
IF语句的格式：
IF 条件1 ___
顺序处理语句;
___ ___ 条件2
EDA及VHDL复习题
选择题1. 综合是设计流程的关键步骤，在下面对综合的描述中，（）是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可及 / 的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为，将软件描述及给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
2. 核在技术和开发中具有十分重要的地位，分软、固、硬,下列所描述的核中，对于硬的正确描述为。
A.提供用等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。
3提供用等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的核为。
A .软 B.固 C.硬 D.都不是4 在程序存盘过程当中，文件名应该是（）A. 结构体名B. 程序包名C. 任意D. 实体名5. 大规模可编程器件主要有、两类，下列对结构及工作原理的描述中，正确的是。
A.是基于乘积项结构的可编程逻辑器件；B. 是全称为复杂可编程逻辑器件；C.基于的器件，在每次上电后必须进行一次配置；D.在公司生产的器件中，7000系列属结构。
6. 规模可编程器件主要有、两类，其中通过实现其逻辑功能。
A. 可编程乘积项逻辑B. 查找表（）C. 输入缓冲 D. 输出缓冲7.大规模可编程器件主要有和两类，下面对结构及工作原理描述中，正确的是（）A 全称为复杂可编程逻辑器件B 是基于乘积项结构的可编程逻辑器件。
C 基于的器件，每次上电后必须进行一次配置。
D 在公司生产的器件中，7000系列属于结构8.下列那个流程是正确的基于软件的/ 设计流程。
A.原理图文本输入→功能仿真→综合→适配→编程下载→硬件测试B.原理图文本输入→适配→综合→功能仿真→编程下载→硬件测试；C.原理图文本输入→功能仿真→综合→编程下载→→适配硬件测试；D.原理图文本输入→功能仿真→适配→编程下载→综合→硬件测试9. 的可编程是主要基于什么结构：（）A. 查找表（）B. 可编程C. 可编程D. 及或阵列可编程10.已知 ; (1 0);下面正确的表达式是：( )（A）b< （B）a< （C）a<(0) （D）(0)11. ; (1 0);下面正确的表达式是：( )（A）b< （B）a< （C）a<(0) （D）(0)12. 执行下列语句后S的值等于。
EDA技术实用教程考试复习题目试题库(关于VHDL)
《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 B D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA技术与VHDL复习练习题版本
EDA技术与VHDL复习练习题※<习题一>一、填空题1、PLD的中文含义是：__ 。
2、ASIC的中文含义是：___ 。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：、_ __________ 和__________ 。
4、可编程逻辑器件结构图中一般用“ x”表示此编程单元为。
5、可编程逻辑器件结构图中一般用“·”表示此编程单元为6、可编程逻辑器件结构图中无任何标记表示此编程单元为。
7、可编程逻辑器件按规模的大小一般分为和________ 。
8、低密度可编程逻辑器件的主要有_ 和________ 。
9、GAL器件____ 取代全部PAL器件。
10、PAL器件只能____ 次编程。
11、GAL器件能___ 次编程。
12、GAL器件___ 取代TTL器件。
13、GAL器件采用____ 擦除。
14、PAL和GAL器件 __ 在系统编程。
15、PAL和GAL器件需要使用 _ 编程。
二、选择题1、可编程逻辑器件PLD的基本结构形式是:A ：与——与B ：与——或C ：或——与D ：或——或2、可以多次编程的器件是_ :A ：PROMB ：PLAC ：PALD ：GAL3、PLD器件未编程时__ :A ：有逻辑功能B ：没有逻辑功能C ：PAL 器件有逻辑功能D：GAL 器件有逻辑功能4、GAL器件可以用擦除:A ：普通光B ：紫外线C ：红外线D ：电5、GAL16V8器件的输出引脚最多有:A ：16B ：4C ：8D ：206、PAL16V8器件的输入引脚最多有:A ：16B ：4C ：8D ：207、GAL16V8不能取代____ :A ：PAL16V8B ：74LS138C ：74LS373D ：ispLSI1032E-70PLCC848、GAL16V8的____ 不可编程:A ：与阵列B ：或阵列C ：输出逻辑宏单元OLMCD ：A、B 都三、判断题1、GAL器件的输出逻辑宏单元OLMC不能实现PAL器件的所有输出形式。
EDA-(VHDL版)考试试卷汇总
一、单项选择题：（20分）1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。
A .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
DA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是___C____。
A. 按顺序完成；B.比变量更快完成；C.在进程的最后完成；5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述BA.器件外部特性；B. 器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现AA. 时序逻辑电路B.组合逻辑电C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，__________是不合法的标识符。
(完整word版)EDA技术与VHDL考试试题
杭州电子科技大学 2005 年 EDA 技术与 VHDL 考试试题1． 大规模可编程器件主要有 FPGA 、CPLD 两类，下列对 CPLD 结构与工作原理的 描述中，正确的是 ________ 。
A. CPLD 是基于 查找表结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C. 早期的 CPLD 是从 GAL 的结构扩展而来；D. 在 Xilinx 公司生产的器件中， XC9500 系列属 CPLD 结构；2． 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化 成另一种表示的过程；在下面对综合的描述中， ______________ 是正确的。
A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射 的网表文件；B. 综合是纯软件的转换过程，与器件硬件结构无关；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
D.综合可理解为， 将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的； 3. IP 核在EDA 技术和开发中具有十分重要的地位，IP 分软IP 、固IP 、硬IP ;下列所描述的 IP 核中，对于硬 IP 的正确描述为 ____________ 。
A. 提供用 VHDL 等硬件描述语言描述的功能块， 但不涉及实现该功能块的具体电路;B. 提供设计的最总产品 --- 模型库;C. 以网表文件的形式提交用户，完成了综合的功能块;D. 都不是。
4.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入 宀 ______________ 宀综合T 适配T ___________ 严 编程下载T 硬件测试。
① 功能仿真 ②时序仿真③逻辑综合 ④配置⑤引脚锁定A . ③ ①B. ⑤ ②C. ④ ⑤D. ①② 5. 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的 ______ 。
《EDA技术与VHDL》 选择题
一、VHDL基本结构1. 一个项目的输入输出端口是定义在A. 实体中B. 结构体中C. 任何位置D. 进程中2. 描述项目逻辑功能的是A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A. 结构体B. 进程C. 实体D. 配置4.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A.IEEE库B.VITAL库C.STD库D.WORK工作库5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是A．器件外部特性；B．器件的内部功能；C．器件的综合约束；D．器件外部特性与内部功能。
6. 在VHDL中，库可以包含一个或多个A. 程序包B. 结构体C. 输入D. 输出7. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为A．设计输入 B. 设计输出 C. 设计实体 D. 设计结构8. Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：A. Q：IN BIT；B. Q：OUT BIT；C. Q：INOUT BIT；D. Q：BUFFER BIT；9.VHDL语言程序结构的特点是把一个设计实体分成A.外部和内部B.实体和实体说明C.结构体和结构体说明D.图形部分和文本部分10. VHDL设计文件的实体说明部分描述的是A.电路系统的内部结构B.电路系统的逻辑功能C.电路系统的主要参数D.电路系统的外部端口11.VHDL语言程序结构中必不可少的部分是：A.库B.程序包C.配置D.实体和结构体12. 下列选项中，哪些项在VHDL程序设计文件中属于可选部分A.库和实体B.实体和结构体C.结构体和配置D. 库、程序包和配置13. 关于VHDL中实体说明的格式，以下叙述不正确的是A.实体说明以“ENTITY 实体名 IS”开头，以“END 实体名”结束B.实体说明中包含类属表和端口说明两部分C.端口说明中只需要规定端口的模式即可D.实体名一定要与设计文件同名14. 在VHDL的实体说明中，端口名表的作用是A.列出所有输入端口的名称B.列出所有输出端口的名称C.说明实体输入、输出端口的信号类型及端口模式D.只定义输入、输出端口的数目15. 在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在中。
EDA与VHDL试题
1．面向FPGA的开发流程，EDA图形设计输入方法，使EDA工具的设计输入的两种类型？状态图/波形/原理输入;图形输入和硬件描述语言文本输入2．PLD的发展历程？（1）20世纪70年代，熔丝编程的PROM和PLA器件是最早的可编程逻辑器件。
（2）20世纪70年代末，对PLA进行了改进，AMD公司推出了PAL器件。
（3）20世纪80年代初 ，Lattice公司发明电可擦写的，比PAL使用更灵活的GAL器件。
（4）20世纪80年代中期Xilinx公司提出现场可编程概念，同时生产出了世界上第一片FPGA器件。
同一时期，Altera公司推出EPLD器件，较GAL器件有更高的集成度，可以用紫外线或电擦除。
（5）20世纪80年代末，Lattice公司推出EPLD器件，将可编程逻辑器件的性能和应用技术推向了一个全新的高度（6）进入20世纪90年代后，可编程逻辑集成电路技术进入飞速发展时期。
器件的可用逻辑门数超过了百万，并出现了内嵌发杂功能模块3．PLD的分类？（1）按集成度：低/高集成度芯片（2）结构上：乘积项/查找表结构器件（3）编成工艺：熔丝/反熔丝/EPROM/EEPROM/SRAM/FLASH型4．熔丝和反熔丝编程的区别？熔丝（Fuse）早期的PROM器件的使用结构，根据设计熔丝图文件来烧断对应的熔丝编程反熔丝（Anti-fuse）编程时通过击穿漏层是两点导通，与熔丝烧断获得开路正好相反5．CPLD的MAX7000系列器件的组成？逻辑阵列块，宏单元，扩展乘积项，可编程连线阵列和I/O控制块6．Altera的Cyclone系列器件的组成？逻辑阵列块，嵌入式存储器块，I/O单元和PLL等模块构成7.STD-LOGIC定义了哪九种数据？‘U’未初始化的‘X’强未知的‘0’强逻辑0‘1’强逻辑1‘Z’高阻态‘W’弱未知的‘L’弱逻辑0‘H’弱逻辑1‘—’表示忽略8.检测时钟上升沿可用哪些语句？CLK'EVENT' AND (CLK='1') AND (CLK 'LAST VALUE='0'');Rising_edge();wait until clk='1';9.信号与变量的异同点？同：初始值的设置不是必需的，语句的格式相似，赋值都可以多次。
EDA复习资料
※<习题三>一、填空题1、VHDL语言是__ ______标准化语言。
2、一个完整的VHDL程序包含：__ ___、___ __、__ ___、 ___ __、__ ____五个部分。
3、____ ___部份说明了设计模块的输入/输出接口信号或引脚。
4、____ ___部份描述了设计模块的具体逻辑功能。
5、VHDL提供了四种端口模式：___ __、___ __、___ __、 __ ___。
6、关键字实体的英文是：__ ___。
7、关键字结构体的英文是：___ __。
8、VHDL语言常用的库有：__ ___、__ ___、 ____ _。
9、结构体的描述方式主要有：___ __和__ ___。
10、IEEE库常用的程序包有：__ ___、 _____、 ____ _。
11、程序包由： _____和__ ___构成二、选择题1、ＶＨＤＬ语言程序结构中必不可少的部分是：（）（A）库（B）程序包（C）配置（D）实体和结构体2、ＶＨＤＬ语言端口模式中不允许内部引用该端口信号的是（）：（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ3、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）WORK 库（D）ALTERA库4、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）STD 库（D）ALTERA库5、能反馈输出信号至内部的端口模式是（）：（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ6、CLK为输入信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT7、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（）（A）CLK：IN BIT （B）CLK：OUT BIT （C）CLK：INOUT BIT （D）CLK：BUFFER BIT8、STD_LOGIC_1164程序包的正确声明方法是：（）（A）USE STD_LOGIC_1164 （B）USE IEEE.STD_LOGIC_1164（C）USE IEEE.STD_LOGIC_1164.ALL （D）USEWORK.STD_LOGIC_1164.ALL9、类属说明的正确格式是：（）（A）GENERIC(delay:TIME=20us); （B）GENERIC(delay:TIME:=20us);（C）GENERIC(delay TIME=20us); （D）GENERIC(delay=TIME:=20us);10、使用STD_LOGIC数据类型，必须声明库（）（A）ALTERA （B）STD （C）IEEE （D）WORK三、判断题1、IEEE库使用时必须声明。
EDA复习资料
第一部分：选择题1.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是 A 。
A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
2.一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体3.MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定4.符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a5.不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_16.1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感7.变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别8.对于信号和变量的说法，哪一个是不正确的： A 。
A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样9.下列关于信号的说法不正确的是 C 。
A . 信号相当于器件内部的一个数据暂存节点。
B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。
C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。
D. 信号在整个结构体内的任何地方都能适用。
10.在VHDL中 D 不能将信息带出对它定义的当前设计单元。
A. 信号B. 常量C. 数据D. 变量11.可以不必声明而直接引用的数据类型是 C 。
A. STD_LOGICB. STD_LOGIC_VECTORC. BITD. 前面三个答案都是错误的12.STD_LOGIG_1164中定义的高阻是字符 D 。
EDA及VHDL设计复习题五(分析)1
EDA 及VHDL 设计复习题（Ⅴ）分析题1.用PSIPCE 元件行语句描述下图所示电路。
VIN2.化简)()(C B C B A C B BC A L +++=，并说出在EWB 软件中，哪个器件可以实现逻辑表达式的化简。
3.在D/A转换中，已知参考电压Vref=0.7V，8个数字输出端，那么当输入模拟电压Vin=0.5V时，输出的数字量等于多少（二进制表示）？4.设System View仿真系统的起始时间为0，终止时间为1.27s，采样间隔0.01s，则仿真系统的采样率是多少？采样点数是多少？频率分辨率是多少？5.如图所示，已知Uc=12V，Rc=4kΩ，Rb=300kΩ，β=37.5，试求放大电路的静态值。
6.旅客列车分特快、直快和普快，并依此为优先通行次序。
某站在同一时间只能有一趟列车从车站开出，即只能给出一个开车信号，试写出满足上述要求的逻辑表达式，并给出逻辑状态表。
设A、B、C分别代表特快、直快、普快，开车信号分别为Y A、Y B、Y C。
7.用PSIPCE 元件行语句描述下图所示电路。
VINC18.化简C B C A AB L ++=，并说出在EWB 软件中，哪个器件可以实现逻辑表达式的化简。
9．逻辑电路如图所示，试分析其逻辑功能。
ABL1L2L310．用PSIPCE 元件行语句描述下图所示电路。
VIN11．下图是由555定时器构成的多谐振荡器。
当电位器Rw滑动臂移至上、下两端时，分别计算振荡频率和相应的占空比q。
（R1=1kΩ, Rw=10kΩ, R2=1kΩ）12．在下图的同相比例运算电路中，已知R1=2kΩ，RF=10kΩ，R2=2kΩ，R3=18kΩ，Ui=1V，求Uo。
13.用PSIPCE元件行语句描述下图所示电路。
VCC10V14.如图所示，R1=10Ω，R2=5Ω，R3=20Ω，求A点电位。
IRI15.一个三线排队电路，其功能是输入信号A、B、C通过排队电路后，分别由F A、F B、F C输出，且在同一时间只能有一个信号通过。
275714201EDA及VHDL设计试卷1
1. 一个能为VHDL 综合器接受，并能作为一个独立的设计单元的完整的VHDL 程序称为（ ）。
A.设计输入 B.设计输出 C.设计实体 D.设计结构2. 在VHDL 的端口声明语句中，用（ ）声明端口为具有读功能的输出方向。
A.IN B.OUT C.INOUT D.BUFFER3. 在下列标识符中，（ ）是VHDL 合法的标识符。
A.a%hB.a_hC.a--hD.a__h 4. 在VHDL 中，（ ）不能将信息带出对它定义的当前设计单元。
A.信号B.常量C.数据D.变量 5. 在VHDL 的IEEE 标准库中，预定义的位数据类型BIT 有（ ）种逻辑值。
A.2 B.3 C.8 D.9 6. 在VHDL 中，语句“FOR n IN 0 TO 7 LOOP ”定义循环次数为（ ）次。
A.8 B.7 C.1 D.07. 在元件例化语句中，用（ ）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP （）中的信号名关联起来。
A.=B. =>C.<=D. := 8. 在设计输入完成之后，应立即对设计文件进行（ ）。
A.编辑B.编译C.功能仿真D.时序仿真 9. 在EDA 工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ ）。
A.仿真器 B. 下载器 C.适配器 D. 综合器 10. Quartus Ⅱ是（ ）。
2011年1月江苏省高等教育自学考试EDA 及VHDL 设计一、单项选择题（每小题1分，共10分）在下列每小题的四个备选答案中选出一个正确的答 案，并将其字母标号填入题干的括号内。
2A.高级语言B.硬件描述语言C.EDA 工具软件D.综合软件11. 一般将EDA 技术的发展分为CAD 、 、和EDA 三个阶段。
12. 时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为 。
13. VHDL 设计实体的基本结构由库、程序包、实体、结构体和 等部分构成。
EDA技术与VHDL程序设计基础教程习题答案
EDA技术与VHDL程序设计基础教程习题答案EDA技术与VHDL程序设计基础教程习题答案第1章EDA1.8.1填空1.EDA的英文全称是ElectronicDesignAutomation2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段3.EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向4.目前比较流行的主流厂家的EDA软件有QuartusII、ISE、ModelSim、ispLEVER5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有VHDL、Verilog7.逻辑综合后生成的网表文件为EDIF8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件9.时序仿真较功能仿真多考虑了器件的物理模型参数10.常用的第三方EDA工具软件有Synplify/SynplifyPro、LeonardoSpectrum1.8.2选择1.EDA技术发展历程的正确描述为（A）ACAD->CAE->EDABEDA->CAD->CAECEDA->CAE->CADDCAE->CAD->EDA2.Altera的第四代EDA集成开发环境为（C）AModelsimBMUX+PlusIICQuartusIIDISE3.下列EDA工具中，支持状态图输入方式的是（B）AQuartusIIBISECispDesignEXPERTDSyplifyPro4.下列几种仿真中考虑了物理模型参数的仿真是（A）A时序仿真B功能仿真C行为仿真5.下列描述EDA工程设计流程正确的是（C）A输入->综合->布线->下载->仿真B布线->仿真->下载->输入->综合C输入->综合->布线->仿真->下载D输入->仿真->综合->布线->下载6.下列编程语言中不属于硬件描述语言的是（D）AVHDLBVerilogCABELDPHP1.8.3问答1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？答：EDA（ElectronicDesignAutomation）工程是现代电子信息工程领域中一门发展迅速的新技术。
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第一部分1-1 EDA技术与ASIC设计和FPGA开发有什么关系?答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD 是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC （片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点?答：编译器将软件程序翻译成基于某种特定CPU 的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。
综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么?答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5 IP在EDA技术的应用和发展中的意义是什么?答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
第二部分2-1 叙述EDA的FPGA/CPLD设计流程。
答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么?IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。
固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。
硬IP 提供设计的最终阶段产品：掩模。
2-3 叙述ASIC的设计方法。
答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。
全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。
半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。
2-4 FPGA/CPLD在ASIC设计中有什么用途?答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。
答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。
）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
第三部分3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL 是怎样实现可编程组合电路与时序电路的。
OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。
3-2 什么是基于乘积项的可编程逻辑结构?答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。
3-3 什么是基于查找表的可编程逻辑结构?答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。
3-4 FPGA系列器件中的LAB有何作用?答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。
3-5 与传统的测试技术相比，边界扫描技术有何优点?答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。
克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。
3-6 解释编程与配置这两个概念。
答：编程：基于电可擦除存储单元的EEPROM或Flash技术。
CPLD一股使用此技术进行编程。
CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。
电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。
编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。
大部分FPGA采用该种编程工艺。
该类器件的编程一般称为配置。
对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD 器件?为什么?答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。
MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。
第四部分4-1：画出与下例实体描述对应的原理图符号元件：ENTITY buf3s IS -- 实体1：三态缓冲器PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端output : OUT STD_LOGIC ) ; -- 输出端END buf3x ;ENTITY mux21 IS --实体2： 2选1多路选择器PORT (in0, in1, sel : IN STD_LOGIC;output : OUT STD_LOGIC);4-1.答案4-2. 图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。
选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
4-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S="00") THEN y<=a;ELSIF (S="01") TH EN y<=b;ELSIF (S="10") TH EN y<=c;ELSIF (S="11") TH EN y<=d;ELSE y<=NULL;END IF;EDN PROCESS;END ART;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号a,b,c,d:IN STD_LOGIC; --输入信号y:OUT STD_LOGIC);--输出端END MUX41;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINCASE s ISWHEN “00” => y<=a;WHEN “01” => y<=b;WHEN “10” => y<=c;WHEN “11” => y<=d;WHEN OTHERS =>NULL;END CASE;END PROCESS;END ART;4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。