半加器 与门和异或门的组合电路(答案参考)

半加器

预备知识半加器是与门和异或门的组合电路

异或门

1 异或门定义

异或门是实现异或运算的数字单元电路，所谓异或运算是指在只有两个输入变量A、B 的电路中，当A 和B取值不同时输出为1，否则输出为0。

2 异或门逻辑函数表达式

其中○+表示异或，+表示与

3 异或门可以用与门，非门和或门的组合来实现，

其组合逻辑电路见图1.0

图1.0

其中表示或门表示非门表示与门

4 异或门真值表

异或门真值表

5 异或门的逻辑符号

为数字逻辑中的符号为软件中的符号

二半加器知识介绍

1．半加器定义

半加器能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。它有两个输入端，两个输出端。半加器用异或门及与门来实现。

2. 真值表

两个一位二进制半加器的运算类似于十进制运算，区别是二进制半加器是逢2向高位进一，十进制是逢十向高位进一。两个一位二进制半加器的运算法则为 0+0=0；1+0=1；0+1=1；1+1=0,同时向高位进1.

根据两个一位二进制半加器的运算法则，我们得出其真值表，如下：

被加数A 加数B 和数C 进位数D

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

3. 输出逻辑表达式

通过观测真值表很容易看出：A,B相异时，输出和数C为1；A,B相同时，输出和数C 为0；A,B都为1时，输出进位数D为1；否则输出进位数D为0.据此我们得出如下:

C=A○+B,D=A•B 注：○+表示异或，•表示与

4.半加器的逻辑电路图

图2.0

其中为异或符号为与符号

三实验步骤（本实验用VHDL文本语言实现半加器，当然也可用Quartus的图形输入

法实现如图2.0的半加器功能）

1. 下面我们建立一个半加器的VHDL工程

1)选择开始> 程序> Altera > QuartusII5.1，运行QUARTUSII软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示。

图1-3 QUARTUSII软件运行界面

2)选择软件中的菜单File > New Project Wizard，新建一个工程。如图1-4所示。