数字集成电路-6PPT课件
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用参数项W，Cg和 Ceff表示结果。仔 细考虑共用的源/
漏区。
.
17
传播延迟依赖于A、B和C的到达时间
.
18
连线电容
负载电容的第三部分是连线电容或称互 连电容：
Cwire=CintLW=0.2fF/µ m×(连线长度)
.
19
反相器的电容计算
例：一个CMOS反相器上拉器件的尺寸为 8λ: 2λ，下拉器件的尺寸为4λ: 2λ。它驱 动4个同样的反相器。使用0.18µm工艺 参数计算负载电容，假设连线电容可以 忽略。
.
10
门扇出电容
对于0.13µm工艺，
CoxL=1.6×10-6F/cm2×0.1ቤተ መጻሕፍቲ ባይዱ m=1.6fF/µ m Col=0.25fF/µ m 定义Cg为： Cg=CoxL+2Col=1.6fF/µ m+2×0.25fF/µ m
=2fF/µm
即薄氧化层和交叠电容引起的全部电容总和大 约为2fF/µm
.
.
29
6.5 针对最佳路径延迟确定门的尺寸
确定反相器的尺寸，使之驱动一个大的电容负载
.
30
最优化路径延迟的问题
路径延. 迟=ΣRiCi
31
反相器链延迟最优化
一个反相器的输入电容： Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)
NMOS器件的有效输出电阻： Reff
Reqn
Ln Wn
tPHLCL(VIHDLD/2)
tP
tPLHtPHL 2
.
4
6.2 转变时间分析
tPH L0.69N R CL tP L H0.69PC RL
RN ReqnW LNN
RP
Reqp
LP WP
Reqn12.5k/方块
Reqp30k/方块
.
5
未考虑速度饱和效应时的CMOS门尺寸
.
6
速度饱和的堆叠器件
第六章 高速CMOS逻辑设计
6.1 绪论 6.2 转变时间分析 6.3 负载电容的详细计算 6.4 斜波输入情况下改善延迟计算 6.5 针对最佳路径延迟确定门的尺寸 6.6 用逻辑强度优化路径
.
1
6.1 绪论
传播延迟的. 各种定义
2
上升和下降时间的定义
.
3
6.2 转变时间分析
tPLHCL(VILDHD/2)
.
20
6.4 斜波输入情况下改善延迟计算
iou t CLddV otu t iNMO iSPMOS
.
21
作为Vout和Vin函数的反相器输出电流
.
22
简化的反相器输出电流与Vout和Vin 的函数关系
.
23
阶跃输入和斜波输入的延迟计算
tPHL,step CL
VDD/2 i.max
24
阶跃输入和斜波输入的延迟计算
t Δt t PHL/m Pp LHP,rH aL/m Pp LP HH ,rL a/eP pLH,st
tPHL/PLH,in
t 2 t PHL/PmLpH,ra
P HL/PepLH, st
To_tdae l layRiCi
i
.
27
斜波输入的反相器的延迟
例：(a)一个CMOS反相器的上拉器件尺寸为8λ: 2λ，下拉器件的尺寸是4λ: 2λ。它驱动4个同 样的反相器。使用0.18µm工艺参数计算这个 反相器的延迟。假设是斜波输入并忽略连线电 容。
tPHL,ramt4rp CLViDmD/a2x
.
25
阶跃输入和斜波输入的延迟计算
tPHL,ram pt4r tPHL,step
如果 tr 2tPLH,step ，那么：
tPHL , r2a tPm 4HpL,tsPtH epL,tsPt2 e HpL,tsPtH epL, step
.
26
斜波输入的反相器链延迟
0.5fF/µm，交叠电容大约为0.25fF/µm，因
此单位宽度有效电容Ceff为：
Ceff=Cj+2Col≈0.5fF/µm+2×0.25fF/µ m
≌1fF/µm
.
15
或非门的自身电容
.
16
三输入与非门的电容计算
例：对于图中的三
输入与非门，确定
在阶跃输入时最坏
情况下的输入和输
出处的电容构成。
反映反相器固有特性的时间常数：
τin vR eC ffin R eq W L n n nC g (3 W n) 3 R eq C g n L n
.
32
驱动一个负载的反相器的延迟
tdel aR yef(C f fan oC uste)lf
Reff Cin
( Cfanout Cin
Cself Cin
11
门扇出电容
对于一个反相器：
C G C g W 2 fF m W n 2 / fF m W p 2 / fF m (n W / W p )
对于N个不同的反相器：
C G2fF m /(W n1 W p1W n2 W p2 )
第一个反 第相 二器 个反相器
对于与非门、或非门，及其它复杂门：
.
7
考虑速度饱和时的与非门和或非 门的晶体管尺寸
.
8
6.3 负载电容的详细计算
Cload=Cfanout+Cself+Cwire
.
9
门扇出电容
Cfanout=ΣCG
CGp
CG=CGp+2COL+CGn+2COL CGn
CG=CoxLWp+2ColWp+CoxLWn+2ColWn
=(CoxL+2Col)(Wn+Wp)
(b)假设为斜波输入，计算4个反相器构成 的反相器链的延迟。考虑不同的上升和下降延 迟的影响。
.
28
斜波输入的反相器的延迟
例：调整反相器尺寸可以使上升/下降延迟相等或者使传播延 迟达到最小。考虑下图所示的4个反相器构成的链。假设所有 的NMOS管尺寸为4λ，采用0.18µ m工艺参数，假设是斜波输 入并忽略连线电容。按照如下的要求确定PMOS器件的尺寸： （a）使上升/下降延迟相等。 （b）使通过反相器链的延迟最小。 在这两种情况下通过这样4个反相器的延迟是多少？
)
inv
(
Cfanout Cin
inv
)
inv
C se lf C in
扇出比f Cfanout
.
Cin33
一个反相器的延迟
例：计算在0.13µm工艺下，一个反相器
C G2fF m /(W n 1 W p 1 W n2 W p2 )
第一个 第 门 二个门
.
12
自身电容计算
.
13
使用米勒效应处理交叠电容
.
14
自身电容
Cself=CDBn+CDBp+2COL+2COL
=CjnWn+CjpWp+2Col(Wn+Wp)
=Ceff(Wn+Wp) 对于0.13µm工艺，平均结电容大约为
漏区。
.
17
传播延迟依赖于A、B和C的到达时间
.
18
连线电容
负载电容的第三部分是连线电容或称互 连电容：
Cwire=CintLW=0.2fF/µ m×(连线长度)
.
19
反相器的电容计算
例：一个CMOS反相器上拉器件的尺寸为 8λ: 2λ，下拉器件的尺寸为4λ: 2λ。它驱 动4个同样的反相器。使用0.18µm工艺 参数计算负载电容，假设连线电容可以 忽略。
.
10
门扇出电容
对于0.13µm工艺，
CoxL=1.6×10-6F/cm2×0.1ቤተ መጻሕፍቲ ባይዱ m=1.6fF/µ m Col=0.25fF/µ m 定义Cg为： Cg=CoxL+2Col=1.6fF/µ m+2×0.25fF/µ m
=2fF/µm
即薄氧化层和交叠电容引起的全部电容总和大 约为2fF/µm
.
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6.5 针对最佳路径延迟确定门的尺寸
确定反相器的尺寸，使之驱动一个大的电容负载
.
30
最优化路径延迟的问题
路径延. 迟=ΣRiCi
31
反相器链延迟最优化
一个反相器的输入电容： Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)
NMOS器件的有效输出电阻： Reff
Reqn
Ln Wn
tPHLCL(VIHDLD/2)
tP
tPLHtPHL 2
.
4
6.2 转变时间分析
tPH L0.69N R CL tP L H0.69PC RL
RN ReqnW LNN
RP
Reqp
LP WP
Reqn12.5k/方块
Reqp30k/方块
.
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未考虑速度饱和效应时的CMOS门尺寸
.
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速度饱和的堆叠器件
第六章 高速CMOS逻辑设计
6.1 绪论 6.2 转变时间分析 6.3 负载电容的详细计算 6.4 斜波输入情况下改善延迟计算 6.5 针对最佳路径延迟确定门的尺寸 6.6 用逻辑强度优化路径
.
1
6.1 绪论
传播延迟的. 各种定义
2
上升和下降时间的定义
.
3
6.2 转变时间分析
tPLHCL(VILDHD/2)
.
20
6.4 斜波输入情况下改善延迟计算
iou t CLddV otu t iNMO iSPMOS
.
21
作为Vout和Vin函数的反相器输出电流
.
22
简化的反相器输出电流与Vout和Vin 的函数关系
.
23
阶跃输入和斜波输入的延迟计算
tPHL,step CL
VDD/2 i.max
24
阶跃输入和斜波输入的延迟计算
t Δt t PHL/m Pp LHP,rH aL/m Pp LP HH ,rL a/eP pLH,st
tPHL/PLH,in
t 2 t PHL/PmLpH,ra
P HL/PepLH, st
To_tdae l layRiCi
i
.
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斜波输入的反相器的延迟
例：(a)一个CMOS反相器的上拉器件尺寸为8λ: 2λ，下拉器件的尺寸是4λ: 2λ。它驱动4个同 样的反相器。使用0.18µm工艺参数计算这个 反相器的延迟。假设是斜波输入并忽略连线电 容。
tPHL,ramt4rp CLViDmD/a2x
.
25
阶跃输入和斜波输入的延迟计算
tPHL,ram pt4r tPHL,step
如果 tr 2tPLH,step ，那么：
tPHL , r2a tPm 4HpL,tsPtH epL,tsPt2 e HpL,tsPtH epL, step
.
26
斜波输入的反相器链延迟
0.5fF/µm，交叠电容大约为0.25fF/µm，因
此单位宽度有效电容Ceff为：
Ceff=Cj+2Col≈0.5fF/µm+2×0.25fF/µ m
≌1fF/µm
.
15
或非门的自身电容
.
16
三输入与非门的电容计算
例：对于图中的三
输入与非门，确定
在阶跃输入时最坏
情况下的输入和输
出处的电容构成。
反映反相器固有特性的时间常数：
τin vR eC ffin R eq W L n n nC g (3 W n) 3 R eq C g n L n
.
32
驱动一个负载的反相器的延迟
tdel aR yef(C f fan oC uste)lf
Reff Cin
( Cfanout Cin
Cself Cin
11
门扇出电容
对于一个反相器：
C G C g W 2 fF m W n 2 / fF m W p 2 / fF m (n W / W p )
对于N个不同的反相器：
C G2fF m /(W n1 W p1W n2 W p2 )
第一个反 第相 二器 个反相器
对于与非门、或非门，及其它复杂门：
.
7
考虑速度饱和时的与非门和或非 门的晶体管尺寸
.
8
6.3 负载电容的详细计算
Cload=Cfanout+Cself+Cwire
.
9
门扇出电容
Cfanout=ΣCG
CGp
CG=CGp+2COL+CGn+2COL CGn
CG=CoxLWp+2ColWp+CoxLWn+2ColWn
=(CoxL+2Col)(Wn+Wp)
(b)假设为斜波输入，计算4个反相器构成 的反相器链的延迟。考虑不同的上升和下降延 迟的影响。
.
28
斜波输入的反相器的延迟
例：调整反相器尺寸可以使上升/下降延迟相等或者使传播延 迟达到最小。考虑下图所示的4个反相器构成的链。假设所有 的NMOS管尺寸为4λ，采用0.18µ m工艺参数，假设是斜波输 入并忽略连线电容。按照如下的要求确定PMOS器件的尺寸： （a）使上升/下降延迟相等。 （b）使通过反相器链的延迟最小。 在这两种情况下通过这样4个反相器的延迟是多少？
)
inv
(
Cfanout Cin
inv
)
inv
C se lf C in
扇出比f Cfanout
.
Cin33
一个反相器的延迟
例：计算在0.13µm工艺下，一个反相器
C G2fF m /(W n 1 W p 1 W n2 W p2 )
第一个 第 门 二个门
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自身电容计算
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13
使用米勒效应处理交叠电容
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自身电容
Cself=CDBn+CDBp+2COL+2COL
=CjnWn+CjpWp+2Col(Wn+Wp)
=Ceff(Wn+Wp) 对于0.13µm工艺，平均结电容大约为