电子设计自动化期中考试试卷

武夷学院期中考试试卷

（2015、2017（3+2）级电子信息工程专业2017～2018学年 第 2 学期） 课程名称 电子设计自动化 卷 考试形式 闭卷 本试卷共 4 大题，卷面满分100分，答题时间120分钟。

一、单项选择题（本大题共10小题，每小题2分，共20

分）

1.如果线网类型变量说明后未赋值，起缺省值是（ ）。 A 、x B 、1 C 、0 D 、z

2.在Verilog 中，下列语句哪个不是分支语句（ ）。 A.if-else B.case C.casez D.repeat

3.Verilog HDL 的端口声明语句中，用（ ）关键字声明端口为双向端口。 A ：inout B ：INOUT C ：BUFFER D ：buffer

4.在verilog 语言中整型数据与（ ）位寄存器数据在实际意义上是相同的。 A.8 B.16 C.32 D.64

5.大规模可编程器件主要有FPGA 、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是( )。

A ．FPGA 全称为复杂可编程逻辑器件；

B ．FPGA 是基于乘积项结构的可编程逻辑器件；

C ．基于SRAM 的FPGA 器件，在每次上电后必须进行一次配置；

D ．在Altera 公司生产的器件中，MAX7000系列属FPGA 结构。

6.下面哪个是可以用verilog 语言进行描述，而不能用VHDL 语言进行描述的级别？（ ）。

A 、 开关级

B 、门电路级

C 、体系结构级

D 、寄存器传输级

7.inout 端口可以定义成下列哪种数据类型（ b ）。

A 、reg 类型

B 、net 类型

C 、reg 或 net 类型

D 、整数类型 8.时间尺度定义为timescale 10ns/100ps ，选择正确答案（ ）。 A.时间精度10ns B.时间单位100ps C.时间精度100ps D.时间精度不定 9.高速系统设计中，下列优化哪种方案中不是为了提高系统的工作频率（ d ）。 A 、流水线 B 、加法树结构 C 、迟置信号后移 D 、资源共享 10.在Verilog HDL 的逻辑运算中，设A=8'b11010001,B=8'b00011001,则表达式“A&B”的结果为（ ）。

A.8'b00010001

B.8'b11011001

C.8'b11001000

D.8'b00110111

二、填空题（本大题共10小题，每小题2分，共20分）

1. 用EDA 技术进行电子系统设计的目标是 。

2.状态机常用状态编码有 、 和独热码。

3.随着EDA 技术的不断完善与成熟， 的设计方法更多的被应用于Verilog HDL 设计当中。

4.目前国际上较大的PLD 器件制造公司有 和 Xilinx 公司。

5.完整的条件语句产生组合电路，不完整的条件语句产生 。

6.非阻塞性赋值符号为 。

7.Verilog 的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述 ，即定义输入是如何影响输出的。 8.在case 语句中至少要有一条 语句。 9.已知x=4’b1001,则x 的4位补码为 。

10.always 中的语句则是顺序语句。进程之间是属于 。 三、EDA 名词解释，写出下列缩写的中文（或者英文）

含义（本大题共5小题，每小题2分，共2分）

1. EAB ：

2. FPGA ：

3. VHDL ：

4. LUT ：

5. JTAG ： 四、分析设计题（每题10分，共50分）

1. 试设计一个具有三态缓冲4选1数据选择器（10分）。

2.试使用VerilogHDL 设计一个同步10进制计数器，规定模块定义为module count10(out,clr,clk),其中 clk 为时钟输入，clr 为同步清零输入，低电平有效，out 为计数器输出。写出10进制计数器VerilogHDL 设计程序并注释（10分）。

3.试画出下图中CLK 、C 、C1三个节点的波形，并分析其C 和C1分频系数及C1的占空比（10分）。

4.根据下列给定的仿真输入输出波形图，写出对应的VerilogHDL 描述程序（图中clk,clr 为输入，q,c 为输出）（10分）。

5. 下图是实现10010数据串检测的FSM 对应的状态图,试根据其状态图用verilog 语言实现（10分）。

得分 评卷人

S0

a=0/Z=0

S2

S1

S3

S4

a=1/Z=0

a=1/Z=0

a=0/Z=0

a=1/Z=0

a=0/Z=0

a=1/Z=0

a=0/Z=0

a=0/Z=1

a=1/Z=0