同步计数器的设计实验报告

同步计数器的设计实验报告

同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告

实验六同步计数器的设计

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一、实验目的和要求

1．熟悉JK触发器的逻辑功能。

2．掌握用JK触发器设计同步计数器。

二、实验仪器及器件

三、实验预习

1、复习时序逻辑电路设计方法。

⑴逻辑抽象，得出电路的状态转换图或状态转换表

①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。

②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。

③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。

⑵状态化简

①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。

②合并等价状态，使电路的状态数最少。

⑶状态分配

①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n

②给每个电路状态规定对应的触发器状态组合。

⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程

①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。

②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。

⑸根据得到的方程式画出逻辑图

⑹检查设计的电路能否自启动

①电路开始工作时通过预置数将电路设置成有效状态的一种。

②通过修改逻辑设计加以解决。

⑺设计步骤简图

图3 设计步骤简图

2、按实验内容设计逻辑电路画出逻辑图。设计思路详情见第六部分。电路图如下：

四、实验原理

1．计数器的工作原理

递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。双向计数器-----可增可减，由控制端来决定。

2．集成J-K触发器74LS73

⑴符号：

图1 J-K触发器符号

⑵功能：

表1 J-K触发器功能表

⑶状态转换图：

图2 J-K触发器状态转换图

⑷特性方程：

Qn1JQnKQn

⑸注意事项：

①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。

③触发器的两个输出负载不能过分悬殊，否则会出现误翻。

④ J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。

3．时序电路的设计步骤内容见实验预习。

五、实验内容

1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：

图4

12进制计数器状态转换图

六、实验设计及数据与处理

⑴设计

在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需要用4个变量Q1、Q2、Q3、Q4的16种组合中的12种。现定义十进制数01~12的对应二进制数为输出状态，可得目标电路的状态转换表如下：

表2 12进制同步计数器状态状态转换表

本实验选择J-K触发器，根据状态转换表以及J-K触发器特性方程：

Qn1JQnKQn

得到目标电路方程如下：

nnn

输出方程：Y0nQ0n、Y1nQ1n、Y2nQ2、Y3Q3

驱动方程：Q0一个CP发生一次变化，因此J0K01。

Q1每当Q0为1时，发生变化，因此n

J1K1Q0。

Q2在Q1Q0都为1以及12（即1100的时候）发生变化，因此 J2 = K2 =Q1nQ0n+Q3nQ2n

Q3在Q2 Q1Q0都为1的时候，以及12的时候发生变化，因此 J3=K3=Q0nQ1nQ2n+Q3nQ2n。

状态方程：Q0n1J0Q0nK0Q0n

Q1n1J1Q1nK1Q1n

篇二：计数器实验报告

实验4 计数器及其应用

一、实验目的

1、学习用集成触发器构成计数器的方法

2、掌握中规模集成计数器的使用及功能测试方法二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、中规模十进制计数器

CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。

图5－

9－1 CC40192引脚排列及逻辑符号

图中 LD—置数端CPU—加计数端CPD —减计数端CO—

非同步进位输出端 BO—非同步借位输出端

D0、D1、D2、D3 —计数器输入端

Q0、Q1、Q2、Q3 —数据输出端CR—清除端

CC40192的功能如表5－9－1，说明如下：表5－9－1

当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421

码十进制加、减计数器的状态转换表。加法计数表5－9－

减计数

2、计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。

图5－9－2是由CC40192利用进位输出CO控制高一位的CPU端构成的加数级联图。

图5－9－2 CC40192级联电路

3、实现任意进制计数