《CMOS集成电路闩锁效应》第三章课件

➢ 当加载在VDD脉冲电压>Vt1时，PNPN导通并表现为负阻态(曲线的斜率DI/DV<0)，PNPN的电流随着脉冲电压的降低而升高。导 通后，PNPN的工作状态进入BC段，Vt1实际是NW和PW之间的PN结产生雪崩击穿的电压，雪崩击穿电流经过Rn和Rp形成正反馈 ，使PNPN保持导通工作在低阻闩锁态。
《CMOS集成电路闩锁效应》讲义
VDD
I
D
I1 n+
PW
It2
n+
Rp
I D
C Vt2 It2
C Vt2
VSS (a)
B A
Vh
Vt1
V
(b)
B A
Vh VDD Vt1 V (c)
10
VSS p+ PW Is
Vn n+
Rp
n+
p+
Psub
(a)
正向激励 电压Vp
VDD
p+ Rn
n+ NW
VDD
正向激励电
压Vp
Rn
PNP
NPN
Rp
Is
Vn
VSS
(b)
Ip
④
③ ②
①பைடு நூலகம்
Vp
(a)
In
④
①
Vp
② ③
(b)
6
《CMOS集成电路闩锁效应》讲义
CMOS反相器中的PNPN结构
➢ PNPN的工作状态：由于寄生NPN和PNP相互耦合形成正反馈回路，导致PNPN结构电性极不稳定，它具有两个不同的状态，一
VSS p+ PW
负向激励 电压Vn
n+ Id
Rp
n+
p+
Psub (a)
Vp p+ Rn
VDD n+
NW
VDD Vp
Id
Rn
PNP
NPN
Rp
负向激励
电压Vn
VSS (b)
In
③ ②
①
④
Vn
Ip
①
② ③
④
Vn
(a)
(b)
5
直流测量方法
加载正向激励电压触发，调节Vp从0V逐渐 向正向不断变大，可以测量到PNPN结构 从截止状态到触发状态变化过程的电流电 压关系。当PNPN结构被触发后，调节Vp 从正电压逐渐向负电压不断变小，可以测 量到PNPN结构从触发状态到截止状态变 化过程的电流电压关系。
或者引起系统错误。
VDD
VDD
VDD
《CMOS集成电路闩锁效应》讲义
PNP
Rn
p+
NW
NPN
PW
Rp
Rp
Rn
NW PW n+
p+ NW PW n+
VSS
VSS
VSS
(a)
(b)
(c)
7
CMOS反相器中的PNPN结构
《CMOS集成电路闩锁效应》讲义
➢ 当加载在VDD脉冲电压<Vt1时，PNPN结构会一直处于高阻阻塞态，它的电流是NW和PW之间PN结的反向偏置漏电流，漏电流非 常小。
衰减器
电阻50ohm的 传输线L
A
器件
Vin
V
TLPG的简单原理简图
I
D
C
It2
Vt2
B Vh
A It1
Vt1
V
TLP脉冲和典型的TLP IV曲线
2
直流测量方法
1. 两端接法的测量方法是VSS端接地，VDD端接电源。 2. 当VDD端的电压大于该PN结的击穿电压时，寄生PNPN结构会被触发，从而测得寄生PNPN结构从截止
《CMOS集成电路闩锁效应》讲义
目录
➢ 测量方法 ➢ PNPN物理分析 ➢ NPN物理分析
1
TLP测量方法
TLPG（Transmission Line Pulse Generator）是传输线脉冲发生器的简称。业界通常把利用TLPG系统测 试所得的器件IV曲线称为TLP IV曲线。
《CMOS集成电路闩锁效应》讲义
Rp
VSS (a)
B A
B A
Vh
Vt1
V
Vh VDD Vt1 V
(b)
(c)
8
NPN的高阻阻塞态和低阻闩锁态
《CMOS集成电路闩锁效应》讲义
➢ NPN的工作状态：由于NMOS自身寄生的NPN也会形成正反馈回路，导致该结构的NPN电性不稳定，它也具有两个不同的状态， 一个是高阻阻塞态，另外一个是低阻闩锁态。
➢ 高阻阻塞态： NPN的初始状态是高阻阻塞态，当它处于高阻阻塞态时漏电流非常小，漏电流相当于漏端与PW之间反偏的PN 结漏电流。
➢ 低阻闩锁态：芯片可能会受到各种各样的激励，在特定的激励条件下，NMOS寄生的NPN结构可能会脱离高阻阻塞态进入危险 的低阻闩锁态，与PNPN结构类似NPN会在电源电压VDD和地端VSS线产生低阻通路从而产生大电流，使芯片产生永久性的破坏
射结正偏， NPN导通
(a)
(b)
4
《CMOS集成电路闩锁效应》讲义
直流测量方法
加载负向激励电压触发，调节Vn从0V 逐渐向负向不断变得更负，可以测量到 PNPN结构从截止状态到触发状态变化 过程的电流电压关系。当PNPN结构被 触发后，调节Vn从负电压逐渐向正电压 不断变大，可以测量到PNPN结构从触 发状态到截止状态变化过程的电流电压 关系。
Id流过Rn引起 压降Id*Rn
Id
Id
Id流过Rp 引起压降 Id*Rp
NPN Rp
VSS
Rp压降导 致NPN发
射结正偏， NPN导通
Rn压降导 致PNP发射
结正偏， PNP导通
VDD Rn
PNP
In流过Rn引起 压降In*Rn
In
Ip
Ip流过Rp 引起压降 Ip*Rp
NPN Rp
VSS
Rp压降导 致NPN发
➢ 当加载在VDD脉冲电压>Vt2时，PNPN工作状态进入CD段，C点Vt2为热击穿的临界点，寄生的双极型晶体管由热平衡状态转入 非热平衡状态，激发大量热电子IV曲线表现负阻态，温度继续升高，直至PNPN结构永久性损坏。
VDD
I
D
Rn
p+
I1
NW PW
NW
PW
It2
n+
I D
C Vt2 It2
C Vt2
，或者引起系统错误。
VSS VDD
VDD
VDD
p+
n+
n+
PW Rp
NPN
n+
PW Rp
n+
Psub
VSS
VSS
(a)
(b)
(c)
9
NPN的TLP IV曲线
➢ 当加载在VDD的脉冲电压≤Vt1时，NPN会一直处于高阻阻塞态，它的电流是二极管的反向偏置漏电流，漏电流非常小。 ➢ 当加载在VDD的脉冲电压>Vt1时，NPN开启表现为负阻态，电流随着VDD电压的减低而升高。 NPN开启后进入BC段，并形成正反馈
个是高阻阻塞态，另外一个是低阻闩锁态。
➢ 高阻阻塞态：PNPN结构的初始状态是高阻阻塞态，此时它不会漏电流很小，漏电流相对于NW与PW之间反偏PN结的漏电流
。
➢ 低阻闩锁态：芯片可能会受到各种各样的激励，在特定的激励条件下，寄生的PNPN结构可能会脱离高阻阻塞态进入危险的
低阻闩锁态，低阻闩锁态就是在电源VDD和地VSS之间产生低阻通路从而形成大电流或者电过载使芯片产生永久性的破坏，
回路，NPN工作在低阻闩锁态，电流随着电压升高而升高。 ➢ 当加载在VDD的脉冲电压>Vt2时，NPN的IV曲线进入CD段，C点Vt2为热击穿的临界点，热击穿的原理跟PNPN结构是一样的，寄生的
双极型晶体管由热平衡状态转入非热平衡状态，激发大量热电子I-V曲线表现负阻态，温度继续升高，直至NPN永久性损坏。
➢ 当VDD电压大于等于该PN结的击穿电压时，VDD与VSS之间的电流等于该反偏PN结的击穿电流Id，电 流Id很大，Id流经NW的等效电阻Rn和PW的等效电阻Rp，并形成压降导致寄生PNP和寄生NPN导通。
《CMOS集成电路闩锁效应》讲义
Rn压降导 致PNP发射
结正偏， PNP导通
VDD Rn
PNP
状态到正向有源再到截止状态的整个过程的IV曲线。
《CMOS集成电路闩锁效应》讲义
Id
③ ②
④
①
VDD
输入
VSS
输出
VDD
p+ PW
n+
n+
p+
p+
Rp Id
Rn P-sub (a)
n+ NW
VDD
Id
Rn
PNP
Rp
NPN
VSS (b)
3
直流测量方法
➢ 当VDD电压小于该PN结的击穿电压时，VDD与VSS之间的电流等于该反偏PN结的反向漏电流，漏电流 很小。