第12章时序逻辑电路

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图12-12
JK触发器时序图
（3）边沿JK触发器的应用
74HC112内含两个下降沿JK触发器，图12-13a是利用 74HC112组成的二分频和四分频电路。 分频是指电路输出信号的频率是输入信号频率的1/N（其 中N为整数，即分频次数），也就是说输出信号的周期是输入 信号周期的N倍。
图12-6 同步RS触发器时序波形图
2．同步D触发器 同步D触发器又称为D锁存器，其逻辑图和逻辑符号如 图12-7所示。
图12-7 同步D触发器 a）逻辑图 b）逻辑符号
三、边沿触发器
1．边沿D触发器 （1）逻辑符号 边沿D触发器的逻辑符号如图12-8所示。 符号图中 S d 、R d 端的小圆圈表示低电平有效。该触发器为CP 上升沿触发（图中，CP端若有小圆圈表示触发器为CP下降沿触 发）。
图12-13 74HC110构成的分频电路 a）电路图 b）波形图
第二节 计数器 一、计数器的功能和分类
计数器是一种应用广泛的时序逻辑电路，它不仅可用来对 脉冲计数，而且还常用于数字系统的定时、延时、分频及构成
节拍脉冲发生器等等。
计数器按计数长度可分为二进制、十进制及N进制计数器。 按计数脉冲的引入方式可分为异步工作方式和同步工作方式计
只是触发器翻转时所对应的时钟脉冲CP的触发沿不同，其
所实现的逻辑功能均相同。
（3）逻辑功能描述 边沿D触发器在CP上升沿到来时的状态转换特性表如表 12-4所示，表12-5为D触发器简化的特性表。图12-9为D触发 器的时序图。
表12-4 D触发器状态转换特性表
CP ↑ ↑ ↑ ↑ D 0 0 1 1 Qn 0 1 0 1 Qn+1 0 0 1 1
图12-15 异步二进制加法计数器时序图
图12-16 异步二进制加法计数器状态转换图
计数器还具有分频功能。由n个触发器构成的二进制计数 器，其末级触发器输出脉冲频率为CP的1/2n ，即实现对CP的 2n分频。 异步3位二进制加法计数器也可采用上升沿D触发器来构 成，如图12-17a。
图12-17 上升沿触发的异步3位二进制加法计数器 a）逻辑图 b）时序图
表12-3 或非门构成的RS触发器 特性表
R 0 0 1 1 S 0 1 0 1 Qn+1 Qn 1 0 不定
图12-4
或非门构成的RS触发器时序图
二、同步RS触发器和D锁存器
1．同步RS触发器 （1）电路组成 同步RS触发器是同步触发器中最简单的 一种，其逻辑图和逻辑符号如图12-5所示。CP是时钟脉冲信号， 高电平有效，即CP为高电平时，输出状态可以改变，CP为低电 平时，触发器保持原状态不变。Q和 Q 是互补输出端。
= 2）当 R =1、S =0时，Q=1， Q =0，触发器被置成1状态。
=
3）当 R =0、S =1时，Q =1，Q=0，触发器被置成0状态。
4）当 R =0、 S =0时，Q= Q =1，这是一种未定义的状态， 既不是1状态，也不是0状态，这种状态是不稳定的，我们称 之为不定状态。
（2）逻辑功能的描述 触发器在接收触发信号之前的 原稳定状态称为初态，用Qn表示；触发器在接收触发信号之 后建立的新稳定状态叫做次态，用Qn+1表示。触发器的次态 Qn+1是由触发信号和初态Qn的取值情况所决定的。 1）状态转换特性表 含有状态变量的真值表叫做触发 器的特性表。基本RS触发器的特性表如表12-1所示。表12-2 为简化的特性表。
第十二章
第一节
第二节 第三节
时序逻辑电路
触发器
计数器 寄存器
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第一节 触发器 一、基本RS触发器
基本RS触发器又称为RS锁存器，在各种触发器中，它 的结构最简单，却是各种复杂结构触发器的基本组成部分。 1．电路组成 图12-1所示电路是由两个与非门交叉反馈连接成的基 本RS触发器。
图12-1 基本RS触发器 a）逻辑图 b） 逻辑符号
计数器状态 Q3 Q2 Q1 Q0
0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 0 进位
对应十 进制数
0 1 2 3 4 5 6 7 8 9 0
0 0 0 0 0 0 0 0 0 1 0
图12-2
时序波形图
基本RS触发器除了可用上述与非门组成外，也可以利 用两个或非门来组成，其逻辑图和逻辑符号如图12-3所示。
图12-3 或非门组成的基本RS触发器 a）逻辑图 b）逻辑符号
在这种基本RS触发器中，触发输入端R、S在没有加触发 信号时应处于低电平，加有触发信号时为高电平（称为高电 平有效）。其特性表见表12-3、时序图如图12-4所示。
（2） 异步二进制减法计数器
如图12-18所示电路为下降沿触发的异步3位二进制减法 计数器。电路的状态转换情况如图12-19所示，图12-20为时 序图。
图12-18 异步二进制减法计数器
图12-19 异步二进制减法计数器状态转换图
图12-20 异步二进制减法计数器时序图
（3） 异步二进制可逆计数器 既能进行加计数又能进行减计数的计数器叫做可逆 计数器。在可逆计数器中，有加减工作方式控制端，当 输入不同的控制信号时，该计数器的状态转换规律可以 分别按加法计数器或减法计数器的计数规律进行工作。 当然，电路中需要加入相应的控制逻辑电路。
J K × × 0 0 0 0 1 1 1 1 × × 0 0 1 1 0 0 1 1
Qn × × 0 1 0 1 0 1 0 1
Q n+1 1 0 0 1 0 0 1 1 1 0
功能名称
J
直接置1 直接置0 保持 保持 置0 置0 置1 置1 翻转 翻转
K 0 1 0 1
Q n+1 Qn 0 1
Qn
图12-8
边沿D触发器的逻辑符号
（2）工作特性 此种触发器的状态只有在CP的上升沿到来时才可能改 变，在CP的其它任何时刻，触发器都将保持状态不变，故 把这种类型的触发器称为正边沿触发器或上升沿触发器。 除上述正边沿触发的D触发器之外，还有在时钟脉冲 下降沿触发的负边沿D触发器，与正边沿D触发器相比较，
图12-5 同步RS触发器 a） 逻辑图 b）逻辑符号
（2） 功能分析 1）当CP=0时，触发器保持原状态不变。 2）当CP=1时，触发器将按基本RS触发器的规律发生变 化。此时，同步RS触发器的状态转换特性表与表12-3相同。 （3）初始状态的预置 在实际应用中，有时 需要在时钟脉冲CP到来之 前，预先将触发器设置成 某种状态，为此，在同步 RS触发器电路中设置了直 接置位端和直接复位端。 其工作情况可用图12-6的 波形图来描述。
2．异步十进制计数器 图12-21所示是由4个JK触发器构成的8421码异步十 进制加法计数器，该电路具有进位功能。
图12-21 异步十进制加法计数器
十进制计数器状态转换表见表12-9，时序图如图12-22所示。
表12-9
计数脉冲 CP序号
0 1 2 3 4 5 6 7 8 9 10
十进制计数器状态转换表
2．同步十进制计数器 若在同步二进制计数器的基础上，通过一定的方法跳 过多余的无效状态后，也可构成同步十进制计数器。 同步十进制计数器的时序图和状态转换特性表与异步 十进制计数器的完全相同。
四、通用集成计数器
1．74HC161
74HC161是一种可预置数的同步计数器，在计数脉冲上
升沿作用下进行加法计数，其主要功能如下： （1）清零 （2）预置数 （3）计数控制 （4）进位
（2）JK触发器的逻辑功能 下降沿触发的JK触发器的逻辑功能见表12-6，表12-7为 JK触发器简化的功能表，时序图如图12-12所示。
表12-6 JK触发器功能表 表12-7 JK触发器简化功能表
CP × × ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓
Sd R d
0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
数器两类。按计数的增减趋势可分为加法、减法及可逆计数器。
计数器的组成和其它时序电路一样，都含有存储单元（这 里通称为计数单元），存储单元是由触发器构成的。
二、异步计数器
1．异步二进制计数器 （1）异步二进制加法计数器 图12-14所示是利用3个下降沿JK触发器构成的异步二进制 加法计数器。
图12-14 异步二进制加法计数器
图12-10 74HC74应用电路
2．边沿JK触发器 （1）边沿JK触发器的逻辑符号 图12-11为JK触发器的逻辑符号，其中图a为CP上升沿 触发，图b为CP下降沿触发，除此之外，二者的逻辑功能完 全相同，图中J、K为触发信号输入端。
图12-11 边沿JK触发器 a）上升沿触发型 b）下降沿触发型
表12-1 基本RS触发器状态转换特性表
R
1 1 1 1 0 0 0 0
S
1 1 0 0 1 1 0 0
Qn 0 1 0 1 0 1 0 1
Qn+1 0 1 1 1 0 0 不定 不定
表12-2
简化的RS触发S
1 0 1 0
Qn+1 Qn 1 0 不定
2）时序图（又称波形图） 时序图是以波形图的方式 来描述触发器的逻辑功能的。在图12-1a所示电路中，假设 触发器的初始状态为Q=0、Q =1，触发信号的波形已知，则 根据上述逻辑关系可以画出Q和 Q 的波形，如图12-2所示。
2．逻辑功能 （1） 逻辑功能分析 在基本RS触发器中，触发器的输 出不仅由触发信号来决定，而且当触发信号消失后，电路能 将输出状态保持下去，即具备记忆功能。
1）当 S = R =1时，电路有两个稳定状态：Q=1、Q =0或 Q=0、 Q =1，我们把前者称为1状态或置位状态，把后者称为 =0或Q=0、 0状态或复位状态。