计数、译码、显示与简易数字

1 ＋VDD
CC40161(2)
CR D3 D2 D1 D0
CTT CP
10
9
Q3 Q2 Q1 Q0 LD
CTP
7
1 ＋VDD
CR
CC40161(1) D3 D2 D1 D0
CTT CP
10
65 4 3 2
65 4 3 2
CP
并行进位（同步）
17
数字钟主体电路的设计参考
3、时计数器
时计数器有12和24进制两种方式，可任选一个。 A、当数字钟运行到12时59分59秒时，分的个位计 数器再输入一个时钟脉冲时，数字钟应自动显示为 01时00分00秒。 B、当数字钟运行到23时59分59秒时，分的个位计 数器再输入一个时钟脉冲时，数字钟应自动显示为 00时00分00秒。
6217
510
+5V 3 4 5
公共 限流 电阻
15
数字钟主体电路的设计参考
1．振荡器的设计：振荡器为数字钟提供时钟源。 可选用NE555构成多
谐振荡器，使振荡
频率f=1Hz，电路 参数如图所示。输
出端正好可得到1Hz 的标准脉冲。
f=1.43/(RP+R1+R2
)C1
16
数字钟主体电路的设计参考
＋VCC
11 12 13 14
＋VCC
号
9 LD Q3 Q2 Q1 Q0 CTP 7
74LS161 CTT 10
9 LD Q3 Q2 Q1 Q0 CTP 7 74LS161 CTT 10
CR 1
CR 1
D3 D2 D1 D0 CP
D3 D2 D1 D0 CP
654 3 2
654 3 2
CP
六进制计数器
2、秒、分计数器的设计
分计数器是模为60的计数器，其计数规律为0001…-58-59-00…，选CD40161作六、十进制计数器， 再将它们级联组成模数为60的计数器。
进
0 10 1
1 00 1
位 信
&
&
号
11 12 13 14
&
&
11 12 13 14
＋VDD
9
Q3 Q2 Q1 Q0 LD
CTP
7
1 0 x 预置 1 1 0 保持 1 1 1 计数
异步 数据输入 使能：
清零
置数
保持/计数
ET=CTT&CTP
(p161)
CO=Q3&Q2&Q1&Q0
7
161的时序波形图
CR LD
D0
数 D1
据 D2
输
入
D3
CP
123
89
CTP
CTT Q0
输
Q1
出
Q2
Q3
CO
异步 清零
12 13 14 15 0 1 2
4
三、数字钟的组成框图
秒计数器计满60后向 分计数器进位
数字小钟时计电制数”路扩规计器计展系律数按分电路时计统情器照计路数进出由况“数的时必2现行下主4器计输须进才误校体计数在出能差时满器电主经实6时、进体路0译现位后电可校和功码向路以分扩能器小正用、扩展送常展校校电运显时 秒路行示电的两器大部分所组成
CTP Q3 Q2 Q1 Q0 CTT 74LS161
9 LD
CR D3 D2 D1 D0
265 4 3
缺点：1010会出现几百 优点：清零可靠
纳秒，引起误动作， 输出有毛刺
输出没有毛刺
9
构成多位计数器的级联方法
六十进制计数器----串行进位（异步）
进
0 101
1 001
位
&
&
信
11 12 13 14
l 基本功能 1. 具有“秒”、“分”、“时”计时的功能，小时按计
数器按24小时制； 2. 具有校时功能，能对“分”和“时”进行调整； 3. 具有手动输入设置定时闹钟的功能。
3
二、实验任务
l 扩展功能（选做3分） 1. 仿广播电台整点报时： 在59分(51、53、55、
57)秒发出低音500Hz信号，在59分59秒时 发出一次高音1kHz信号，音响持续1秒钟，在 1kHz音响结束时刻为整点。 2. 报整点：几点敲几下。 l 其他功能：如显示日期等（可加分）
5
四、实验原理---时、分、秒计数器
分和秒计数器都是模M=60的计数器
其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器
其计数规律为00—01—…—22—23—00… 即当数字钟运行到23时59分59秒时，秒的
个位计数器再输入一个秒脉冲时，数字钟 应自动显示为00时00分00秒。
同步 同步 计数 清零 预置
8
保持
构成任意进制计数器的方法
利用异步清零
利用同步预置清零
＋VCC
7 10 9
CP
1 010
&
11 12 13 14
CTP Q3 Q2 Q1 Q0 CTT 74LS161
1 CR
LD D3 D2 D1 D0
265 4 3
＋VCC
7 10 1
CP
1 001
&
11 12 13 14
CP
9 LD Q3 Q2 Q1 Q0 CTP 7
74LS161(1) CTT 10
1 ＋VCC
CR D3 D2 D1 D0
CP
654 3 2
654 3 2
CP
特点：低位计数器的进位信号控制高位计数
器的使能端----超前进位
优点：速度较快；缺点：较复杂
11
CD4511七段显示译码器
与74LS48管脚基本兼容
计数、译码、显示与多功能数字钟
一、实验目的 二、实验任务 三、数字钟的组成框图 四、实验原理 五、实验报告要求
1
一、实验目的
• 掌握中规模集成计数器CC40161的逻辑功 能。
• 掌握计数、译码、显示电路的实现与调试方 法。
• 掌握小规模数字系统装调方法。
2
Hale Waihona Puke Baidu
二、实验任务
l 采用中规模集成电路设计完成数字钟基本功 能及扩展功能。
Display
灯测试 灭灯 锁存
A1 A2
A3 A0
Top View
12
真值表
灯测试 灭灯
译码
锁存 输出 保持
13
共阴七段显示器
gf
ab
a b c d e f gp
a
fg b
ed
c
p
ed
cp
14
译码显示电路
p
a bcdefg
13 12 11 10 9 15 14 a bcdefg 4511 A3 A2 A1 A0
十进制计数器
优点：简单；缺点：速度较慢
10
构成多位计数器的级联方法
六十进制计数器----并行进位（同步）
进
0 101
1 001
位 信
&
&
号
11 12 13 14
&
&
11 12 13 14
＋VCC
9 LD Q3 Q2 Q1 Q0 CTP 7
74LS161(2) CTT 10
1 ＋VCC
CR D3 D2 D1 D0
6
74LS161的逻辑功能
4位二进制同步加计数器 表5.21.4 74LS161功能表
进位
同步置数
CR LD CP ET 操作状态
0 x x x 清除
16 15 14 13 12 11 10 9 VCC CO Q0 Q1 Q2 Q3 CTT LD
CR CP D0 D1 D2 D3 CTP GND 12345678