反相器设计

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CMOS反相器的版图设计

实验一：CMOS反相器的版图设计一、实验目的1、创建CMOS反相器的电路原理图(Schematic)、电气符号(symbol)以及版图(layout);2、利用’gpdk090’工艺库实例化MOS管；3、运行设计规则验证(Design Rule Check,DRC)确保版图没有设计规则错误。

二、实验要求1、打印出完整的CMOS反相器的电路原理图以及版图；2、打印CMOS反相器的DRC报告。

三、实验工具Virtuoso四、实验内容1、创建CMOS反相器的电路原理图；2、创建CMOS反相器的电气符号；3、创建CMOS反相器的版图；4、对版图进行DRC验证。

1、创建CMOS反相器的电路原理图及电气符号图首先创建自己的工作目录并将/home/iccad/cds.lib复制到自己的工作目录下（我的工作目录为/home/iccad/iclab），在工作目录内打开终端并打开virtuoso(命令为icfb &).在打开的icfb –log中选择tools->Library Manager,再创建自己的库，在当前的对话框上选择File->New->Library,创建自己的库并为自己的库命名（我的命名为lab1），点击OK后在弹出的对话框中选择Attach to an exiting techfile并选择gpdk090_v4.6的库，此时Library manager的窗口应如图1所示：图1 创建好的自己的库以及inv创建好自己的库之后，就可以开始绘制电路原理图，在Library manager窗口中选中lab1,点击File->New->Cell view,将这个视图命名为inv(CMOS反相器)。

需要注意的是Library Name一定是自己的库，View Name是schematic,具体如图2所示：图2 inv电路原理图的创建窗口点击OK后弹出schematic editing的对话框，就可以开始绘制反相器的电路原理图(schematic view)。

CMOS反相器的分析与设计

CMOS反相器的分析与设计CMOS反相器由一对互补金属氧化物半导体场效应晶体管（n型MOSFET和p型MOSFET）组成。

n型MOSFET和p型MOSFET分别由n型沟道和p型沟道构成。

它们的沟道接在一起，形成一个共用的沟道。

根据输入电压的高低，CMOS反相器能够在输出端产生相反的电平。

CMOS反相器的工作原理是利用MOSFET的负阈值特性，即当输入电压高于一些阈值电压时，MOSFET处于关断状态；当输入电压低于阈值电压时，MOSFET处于导通状态。

CMOS反相器由这两个互补的MOSFET构成，保证了输入电压上升时一个MOSFET关闭，另一个MOSFET打开，输出电压下降；输入电压下降时，一个MOSFET打开，另一个MOSFET关闭，输出电压上升。

这样就实现了电平的反转。

1.确定输入输出电平：根据电路的需求，确定输入输出电平的高低电压范围，并根据具体电路的工作电压确定电源电压。

2.选择适当的MOSFET：根据设计要求，选择合适的n型MOSFET和p 型MOSFET，以满足工作电流和电压要求。

3.确定电阻参数：根据MOSFET的特性，选择合适的电阻参数来限制输入电流和确定电路的放大倍数。

4.确定电容参数：根据电路的带宽要求，确定输入和输出端的负载电容。

5.确定工作频率：根据电路的工作频率要求，确定MOSFET的开启和关闭时间。

6.进行电路仿真：通过电路仿真软件，验证设计的正确性和性能。

CMOS反相器的设计可以通过电路仿真软件如LTSpice来实现。

首先，根据设计要求选择适当的MOSFET，并确定电源电压和电阻电容参数。

然后，通过电路仿真软件搭建CMOS反相器电路，并进行仿真分析。

通过观察输入电压和输出电压的波形曲线，验证电路的正确性和性能。

如果需要进一步优化电路性能，可以通过调整各个元器件的参数来实现。

总结起来，CMOS反相器是一种常见的数字逻辑门电路，利用MOSFET的特性来实现输入输出电平的反转。

CMOS反相器的版图设计基础教学课件

布局将画好的元器件在放置在恰当的位置。在布局时尽量减小芯片占用面积，
确保布局合理，能够正常执行电路功能，能够方便后面的布线操作，使电路布线最简化。
布线根据电路的连接关系（连接表）在指定区域（面积、形状、层次）百分
之百完成连线。布线主要要考虑布线是否均匀，连线长度是否合理，能否布通以及能否减少寄生效应等因素。
P+有源区注入 P-Select
N阱 N-Well
多晶 poly
有源区 Active 接触孔 contact
绘制版图
MOS管之间的连接
S
G
B
D
IN
OUT
D
G
B
S
B
VDD
D
G
S
IN
OUT
S
G
D
B
GND
版图修改
为了保证版图尺寸，必须要对版图进行修改（edit)，主要操作有：取消上步操作 (undo)、重复操作 (redo) 移动 (move)、复制 (copy) 拉伸 (stretch)、删除 (delete)、旋转 (rotate)。
栅氧层多晶层介质层金属层
器件物理层
版图图层与物理层的关系与区别
衬底 N+掺杂区 (源、漏)
栅氧层多晶层介质层金属层
阱区 (well) 有源区 (active) N、P选择性参杂 (select) 多晶层 (poly) 接触孔 (contact) 金属层 (metal)
版图绘制流程
元器件版图绘制正确反映元器件的尺寸、管脚和特性。
绘制版图的几个注意事项
晶体管尺寸必须与电路中的尺寸一致；版图中各图层需遵循设计规则的限定；布局时，器件摆放尽量紧凑；布线时金属宽度和间距需满足设计规则要求；器件之间的连接关系必须完全与电路图中的连接关系相对应。

四CMOS反相器的设计

四CMOS反相器的设计CMOS反相器是一种使用互补金属氧化物半导体（CMOS）技术制造的电子电路元件，它能够将输入信号反向输出。

由于CMOS反相器具有低功耗、高噪声免疫性、广泛的电源电压范围和快速的切换速度等优点，因此被广泛应用于数字电路中。

接下来，我将详细介绍CMOS反相器的设计过程。

首先，我们需要选择适当的CMOS反相器拓扑结构。

在CMOS技术中，两种常见的CMOS反相器拓扑结构为P型金属氧化物半导体（PMOS）和N型金属氧化物半导体（NMOS）的串联结构，以及PMOS和NMOS的并联结构。

在本文中，我们选择串联结构的CMOS反相器作为设计示例。

接下来，我们需要设计PMOS和NMOS管的尺寸。

在CMOS技术中，尺寸设计对电路性能具有重要影响。

一般来说，PMOS管的尺寸应大于NMOS 管，以提高输出驱动能力。

此外，尺寸设计也需要考虑功耗和响应时间等因素。

在设计过程中，可以使用模拟电路设计工具进行参数优化，以获得最佳的尺寸方案。

接下来是电路的布线设计。

在CMOS反相器的布线设计中，需要考虑动态电压降、互连电容和电感等因素的影响。

在布线设计过程中，应将线宽和间距等参数进行折衷考虑，以满足电路性能和面积效益的要求。

设计完成后，需要进行电路的仿真验证和性能评估。

常用的仿真工具有HSPICE、LTSpice等。

在仿真过程中，可以通过输入不同的信号，并观察输出响应以评估电路的性能。

在CMOS反相器的设计中，还需要考虑到工艺和温度等因素的影响。

由于CMOS工艺受制于设备尺寸和工艺过程的变化，工艺参数的变化会导致电路性能产生偏差。

此外，温度对CMOS电路的性能也有显著影响，因此在设计中需要对工艺和温度进行适当的补偿。

最后，在设计完CMOS反相器后，还需要进行实际的制造和测试验证。

在制造过程中，需要遵循CMOS工艺流程，并进行工艺参数的控制和调整。

在测试验证过程中，可以使用专业的测试设备进行电路性能的测试和评估，以验证设计的正确性和可靠性。

cmos反相器逻辑电路设计的方法

cmos反相器逻辑电路设计的方法CMOS反相器是基本的逻辑门之一，可以用来构建更复杂的逻辑电路。

以下是设计CMOS反相器逻辑电路的方法：
1.选择合适的器件：CMOS反相器由PMOS和NMOS组成，
需要选择合适的器件来满足电路的要求。

通常，PMOS
的沟道为空穴，具有高电导率，适合作为开关，而NMOS
的沟道为电子，具有低电导率，适合作为负载。

2.设计电路结构：根据反相器的设计要求，设计电路结构，
包括PMOS和NMOS的排列方式、输入和输出的连接方式
等。

3.确定参数：根据电路的要求，确定参数，如阈值电压、
静态电流、动态电流等。

4.进行模拟验证：使用电路模拟软件进行验证，确认电路
的功能和性能是否达到设计要求。

5.进行版图设计：根据电路设计的要求，进行版图设计，
包括器件的排列、布线、电学参数的优化等。

6.进行制造和测试：将版图提交给制造厂家进行制造，并
进行测试，确认电路的性能和可靠性是否符合设计要
求。

需要注意的是，在设计CMOS反相器逻辑电路时，需要考虑电路的稳定性、速度、功耗等因素，以满足实际应用的要求。

同时，还需要遵循基本的电路设计规则和安全规范，如避免电流过大、避免信号过冲等。

CMOS反相器特性设计

电子科学与应用物理学院器件与工艺课程设计报告课题名称：CMOS反相器特性设计姓名: 王宏宇专业班级：指导老师：宣晓峰小组成员：日期：2015-2016学年第2学期一、课程设计的目的在大三学年第二学期我们学习了《半导体器件物理》、《半导体集成电路基础》以及《集成电路制造技术基础（双语）》等专业课程，对BJT和MOS器件的工作原理和制备方法有了初步的了解以及一定的认识。

此时，在老师的指导下，结合具体设计内容，同时利用已经学过的知识，进行一次与器件和工艺有关的课程设计，不仅可以让我们对课堂内学习的知识有更多的了解，同时还可以掌握课程设计的完整过程和各个环节、基本方法和途径，学习使用虚拟机，mdraw,dessis，inspect等现代电路设计工具，并结合所学理论完成预定题目的综合性设计。

与此同时，多人合作分工协作，可以培养团队精神和意识，提高我们理论联系实际的能力。

二、课程设计的内容与题目要求内容：CMOS反相器特性设计目标：设计一个CMOS反相器（由一个NMOS，一个PMOS构成，一个电容器作为模拟负载），优化其开关性能和开关时的瞬态电流。

1）运用MDRAW工具分别设计一个栅长为0.18m的NMOS和一个PMOS，在MDRAW下对器件必要的位置进行网格加密；2）先通过dessis模拟确定NMOS和PMOS的转移特性，确定器件结构、掺杂及阈值电压等无错误。

3）再根据设计目标，确定反相器的网表，其负载电容取3e-14F（模拟在应用中存在的寄生电容、后级输入电容以及版图中的连线电容等）；4）编制dessis模拟程序，在模拟程序中设定反相器中各组件的连接，分析此器件在一个2V的矩形脉冲信号下的开关特性；5）应用INSPECT工具对比输入信号、输出信号和电流信号，查看其开关性能；6）计算其上升延时t ri0.1/0.9；7）假定输出高电平U oh(驱动逻辑电平1时的最低输出电压)=Vdd-0.2V、输出低电平U il（驱动逻辑电平0时的最高输出电压）=0.2V，由此确定此反相器的输入高电平U ih(能确认为1的最低电压)、输入低电平U il（能确认为0的最高电压）；8）调节PMOS和NMOS的结构（栅宽、栅氧厚度、掺杂等），优化其上升延时、静态电流和状态变化时的开关电流（会导致同步开关噪声SSN）。

CMOS反相器的设计

KN=3.46×10-5 (A/V2),
考察噪声容限：VNLM= Vit=2.43V=0.49 VDD,
11
VNHM=VDD- Vit=2.57V=0.51 VDD
tpHL tpLH 2 CLVHL 1 tpHL f 2 Iav,HL 1 N tp CLVLH 1 tpLH r 2 Iav,LH 1 P
9
例题

设计一个CMOS反相器，使最大噪声容限不小于0.44 VDD，且驱动1pF负载电容时上升、下降时间不大于 10ns，设VDD = 5V，VTN = 0.8V，VTP = -1V，Cox = 4.6×10-8 F/cm2，μn = 500 cm2/Vs、μp = 200 cm2/Vs。

完成能够实现设计要求的集成电路产品设计要求：

功能可靠性速度面积功耗
3
1、反相器的可靠性
噪声容限：逻辑阈值点
把Vit做为允许的输入高电平和低电平极限 VNLM=Vit VNHM=VDD-Vit VTN 1 K r VDD VTP VNLM与VNHM中较小的 Vin 决定最大直流噪声容限 1 1 K
10
1 1 Kr Vit = VTN 1 K r VDD VTP 1 1 Kr K r VTN VDD VTP 1 Kr
1 t r r P 2 2(1 ) ln (1 P ) P
0.1

1.9 2 P 0.1

1
CMOS反相器的设计

实际情况：不可能获得完全对称设计
输入信号较差：考虑噪声容限负载电容较大：考虑速度对于大部分内部电路(扇出为1)：考虑面积

四、CMOS反相器的设计

二、电路前端设计
确定电路结构确定所使用的器件逻辑功能功耗输出驱动能力输入电流
CMOS反相器的设计 CMOS反相器的设计
CMOS反相器的设计 CMOS反相器的设计
1. 确定电路结构
CMOS反相器的设计 CMOS反相器的设计
2. 确定所使用的器件确定MOS管的宽长比。管的宽长比。确定管的宽长比宽长比过大——版图使用面积大版图使用面积大宽长比过大宽长比过小——版图无法加工版图无法加工宽长比过小思路：思路： • • 管的宽长比。（1）利用版图规则确定）利用版图规则确定NMOS管的宽长比。管的宽长比管宽长比为NMOS管的倍。管的2倍（2）PMOS管宽长比为）管宽长比为管的
5. 输出驱动能力
CMOS反相器的设计 CMOS反相器的设计
5. 输出驱动能力
CMOS反相器的设计 CMOS反相器的设计
输出驱动能力的计算: 输出驱动能力的计算
I=U/R=2.5/3.3k=0.75mA
6. 输入电流
CMOS反相器的设计 CMOS反相器的设计
6. 输入电流
CMOS反相器的设计 CMOS反相器的设计
CMOS反相器的设计 CMOS反相器的设计
Layout (Design) Rules (II)
poly1 (多晶硅一层：多晶硅一层)：多晶硅一层 3a . minimum poly1 width 0.6um 3b . minimum poly1 spacing 1.0um 3c . poly1 extension past ndiff or pdiff 0.4um Metal1(金属一层：金属一层)：金属一层 4a . minimum metal1 width 0.8um 4b . minimum metal1 spacing 1.0um Metal2(金属二层)： 6a . minimum metal2 width 1.0um 6b . minimum metal2 spacing 1.0um

CMOS反相器介绍及设计

VIH
VDD VTp kR (VTn VOUT ) 1 k Department of MicroRelectronics, PKU，Xiaoyan Liu
第22页/共67页
在对称情形中 VTn＝-VTp
VIH＋VIL＝VDD
低电平信号的噪声容限NML： NML＝VIL－VOL＝VIL
高电平信号的噪声容限NMH： NMH＝VOH－VIH ＝ VDD－VIH
第28页/共67页
电流方程如下：设 Vtn=-Vtp
V V 0 0
i
截止
tn
In
n
2
V iV tn
V V V V 2
饱和
tn
i
0
tn
n 2
V iV tn
2
V iV tnV 0
V V 2
0
tn
V i 线性
V V V V
0
Vth
V0=Vdd，如图a——b段。 Vtn≤Vi<V0+Vtp时：
n饱和 p线性由In=-Ip得：
a----b b----c c----d d----e e----f
Vi
Vo Vi Vtp
Vi Vtp Vdd
2 n p
Vi Vtn
2
如图b——c段
Department of Microelectronics, PKU，Xiaoyan Liu 第30页/共67页
阈值电压 VM－VTC曲线中 VOUT VIN 的点
VOH：当输出电平为逻辑“1”时的最小输出电压，转折点
dVOUT dVIN
1
VOL：当输出电平为逻辑“0” 时的最大输出电压
VIL：当输入电平为逻辑“0” 时的最大输入电压

第3章 CMOS反相器的分析与设计

K N Vin VTN K P Vin VTP VDD
2
2
Vit
K r VTN VDD VTP 1 Kr
14
北京大学微电子学系贾嵩 2010
3.2.1 CMOS反相器的直流电压传输特性

(4) Vout+VTN<Vin<VDD+VTP，NMOS线性， PMOS饱和

理想VTC曲线：出低电平区。其中(3)表现为垂线段。
(1)为输出高电平区，(2)、(3)、(4)为转变区，(5)为输

实际VTC曲线：
(3)不再是垂线段；偏移。
19
北京大学微电子学系贾嵩 2010
3.2.1 CMOS反相器的直流电压传输特性

VTC的偏移：
K N Vin VTN K P Vin VTP VDD
K N Vin VTN K P Vin VTP VDD
2 2
Vit
K r VTN VDD VTP 1 Kr
13
北京大学微电子学系贾嵩 2010
3.2.1 CMOS反相器的直流电压传输特性

(3) Vout+VTP≤Vin≤Vout+VTN，NMOS饱和， PMOS饱和 Vit：逻辑阈值电平(转换电平)， VTC垂直下降如果VTN = -VTP，KN=KP，则Vit=VDD/2， Vout/Vin趋向于无穷大。

10
北京大学微电子学系贾嵩 2010
3.2.1 CMOS反相器的直流电压传输特性

(1) 0≤Vin≤VTN，NMOS截止， PMOS线性
2 2 I DN I DP K P Vin VTP VDD Vin VTP Vout 0 Vout VDD

分立元件反相器设计

分立元件反相器设计
一、实验目的
搭建模拟电路是设计集成电路的一个重要步骤，通过这个环节，学生能够更好的了解电路参数和线路型式及其各元件特性之间的关系，以便选取合适的线路型式和元件，设计出合理的电路版图。

本实验就是通过对分立元件反相器的设计，使学生熟悉电路设计的一些基本步骤和方法。

二、实验设备及器材
双踪示波器、稳压电源、信号发生器、数字万用表、电烙铁、三极管、二极管、电阻元件、电路板、导线
三、实验要求
以四管单元电路为基础设计出合适的反相器电路，本设计以电路功耗为设计指标，分别设计功耗为10mw和20mw的电路，计算电路中元件的参数并搭建电路。

对所搭建的电路进行如下性能指标测试：
（1）电路空载功耗
（2）平均延迟时间
（3）输出电平
并根据所测试的参数计算电路的优值（延时功耗积）。

四、参考资料
1. 朱正涌. 半导体集成电路. 清华大学出版社，2001．1
2. 数字集成电路—电路、系统与设计. 电子工业出版社，2004.10。

集成电路基础实验cadence反相器设计

题目：反相器分析与设计姓名：白进宝学院：微电子与固体电子学院学号：201722030523签名：教师签名：摘要CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。

由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。

本次设计的是反相器，通过电路搭建前仿真，实现其功能。

然后进行版图设计，提取寄生参数后进项后仿真。

关键词：CMOS、反相器、低功耗、集成电路版图1、技术指标要求面积：100um2速度：大于1GHz功耗：功耗与电源电压、工作速度、负载等诸多因素有关。

2、电路搭建工艺库：smic18mmrf器件参数：设置NMOS与PMOS宽长比。

电路结构：如图，电路结构。

有两级反相器组成，第二级为负载，因为在实际电路中电路都是带载的。

分别作NMOS和PMOS的直流输出特性曲线，NMOS的阈值电压大约为0.5V左右，PMOS的阈值电压大约为0.6V左右。

3、仿真（1）进行直流传输特性仿真分析图一电源电压为5V，图二电源电压为2V。

可以看到图二的特性比图一好，这是由于降低的电压，从而使特性变好。

继续降低电源电压为1V后，特性更好。

但是当降到200mV时，特性反而变差。

这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。

（2）瞬态特性分析瞬态特性分析，反相器实现非门的功能。

将时间轴拉长，可以看到当输出反向时，存在一个过冲现象，这是由于栅漏电容造成。

（3）工作频率分析上图为反相器没有带负载的情况下测出的下降时间，下图为带一个反相器测出的下降时间。

从而我们可以得出电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。

更多的扇出将通过组合电路多级实现。

由图可得上升时间为23.85ps，下降时间为29.25ps。

工作频率＝1/（2×max（上升时间，下降时间））＝17GHz（4）功耗分析如以上两幅图，分别在电源电压5V和2V的情况下动态电流分析。

集成电路课程设计--cmos反相器的电路设计及版图设计

目录摘要 (3)绪论 (5)1软件介绍及电路原理 (6)1.1软件介绍 (6)1.2电路原理 (6)2原理图绘制 (8)3电路仿真 (10)3.1瞬态仿真 (10)3.2直流仿真 (11)4版图设计及验证 (12)4.1绘制反相器版图的前期设置 (12)4.2绘制反相器版图 (13)4.3 DRC验证 (15)结束语 (17)参考文献 (18)摘要CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。

集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。

本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。

关键词：CMOS反相器ORCAD L-EDIT版图设计AbstractThe huge development potential of CMOS technology itself is the foundation of sustainable development of IC high speed. The manufacturing level of development of the integrated circuit to the deep sub micron technology, CMOS low power consumption, high speed and high integration have been fully reflected. In this paper, the circuit simulation and layout design of ORCAD and L-EDIT CMOS inverter based on simple introduction, through the circuit design and layout design process of CMOS inverter, we will understand and a basic method and operation process, familiar with IC CAD.Keywords: CMOS inverter layout ORCAD L-EDIT绪论20世纪是IC迅速发展的时代。

第3章-CMOS反相器的分析与设计

VDD Input
GND
反相器的逻辑符号
Vin
Vout
V DD
V in
V ou t
t
Output
特点：作为和的共栅极；作为共漏极；作为的源极和体端；作为的源极和体端
3.1 反相器的结构和基本特性
若输入为“1”( )： = ， = 0V 导通，截止输出“0” ( = 0V)
Vout Vin
的垂直线：导通/截止
－的斜线：饱和区/ 线性区
－的斜线：线性区/ 饱和区
3.2.1 反相器的直流电压传输特性
(1) 0≤≤，截止，线性
ID N ID P K P V in V T P V D D2V in V T P V o u t 2 0
在一定范围变化(0～)，V 始o u t终 V 保D D 持。
VNLM Vit 0Vit VNHM VDD Vit
若2，＝2。实际情况，，最大直流噪
声容限由 {} 决定。
例题
KN VinVTN 2 KP VinVTPVDD 2
Vit
KrVTN VDDVTP 1 Kr
一个反相器，1，设 = 5V， = 0.8V， = -1V， = 4.6×10-8 2，μn = 500 2、μp = 200 2。由逻辑阈值点确定的最大噪声容限为多少？
第3章反相器的分析与设计
第3章反相器的分析与设计
3.1 反相器的结构和基本特性 3.2 反相器的直流特性 3.3 反相器的瞬态特性 3.4 反相器的设计
3.1 反相器的结构和基本特性
管的衬底接地，管的衬底接。
输入端——栅极输出端——？极如何判断分析器中和器件
的源漏区？是否有衬偏效应？

CMOS反相器设计与仿真报告

CMOS 反相器设计与仿真报告CMOS 反相器相当于非门，是数字集成电路中最基本的单元电路。

搞清楚CMOS 反相器的特性，可为复杂数字电路的设计打下基础。

如图0所示电路为反相器，P 管衬底接Udd ，N 管衬底接地，栅极与各自的源极相接，消除了背栅效应，而且P 管和N 管轮流导通和截止，输出非0即Udd ，故CMOS 反相器又称为“无比电路”。

反相器的输入输出端口的关系如表一所示：表格 1 反相器输入输出端口反相器关系式：OUT=~IN 。

一、使用S-Edit 编辑CMOS 反相器原理图在此次实例设计中采用Tanner Pro 软件中的S-Edit 组件设计CMOS 反相器的原理图，进而掌握S-Edit 的基本功能和使用方法。

操作流程如下：进入S-Edit —>建立新文件—>环境设置—>引用模块—>建立反相器电路。

1）打开S-Edit 程序，并将新文件另存以合适的文件名存储在一定的文件夹下：在自己的计算机上一定的位置处打开S-Edit 程序。

在本例中在S-Edit 文件夹中新建立“反相器原理图”文件夹，并将新文件以文件名“Ex2”存与此文件夹中。

如图二所示。

图0：CMOS 反相器图 a 另存新文件为Ex22）环境设置：S-Edit 默认的工作环境是黑底白线，但可以按照用户的喜好自行设定。

即选择Setup->Colors 命令，打开Colors 对话框，可分别设置背景色、前景色、选取颜色、栅格颜色、原点颜色和可更换颜色等。

如图二所示。

图二环境设置3）编辑模块并浏览组件库：S-Edit 编辑方式是以模块为单位而不是以文件为单位，一个文件中可以包含多个模块，而每一个模块则表示一种基本组件或者一种电路。

每次打开一个新文件时便自动打开一个模块并命名为“Module0”；也可以重命名模块名。

方法是选择Module->Rename 命令，在弹出的对话框中的New Name 中输入符合实际电路的名称，如“inv_dc ” 即可,之后单击OK 按钮就可以。

集成电路基础实验cadence反相器设计教学内容

集成电路基础实验c a d e n c e反相器设计题目：反相器分析与设计姓名：白进宝学院：微电子与固体电子学院学号：201722030523签名：教师签名：摘要CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。

由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。

本次设计的是反相器，通过电路搭建前仿真，实现其功能。

然后进行版图设计，提取寄生参数后进项后仿真。

关键词：CMOS、反相器、低功耗、集成电路版图1、技术指标要求面积：100um2速度：大于1GHz功耗：功耗与电源电压、工作速度、负载等诸多因素有关。

2、电路搭建工艺库：smic18mmrf器件参数：设置NMOS与PMOS宽长比。

电路结构：如图，电路结构。

有两级反相器组成，第二级为负载，因为在实际电路中电路都是带载的。

分别作NMOS和PMOS的直流输出特性曲线，NMOS的阈值电压大约为0.5V左右，PMOS的阈值电压大约为0.6V左右。

3、仿真（1）进行直流传输特性仿真分析图一电源电压为5V，图二电源电压为2V。

可以看到图二的特性比图一好，这是由于降低的电压，从而使特性变好。

继续降低电源电压为1V后，特性更好。

但是当降到200mV时，特性反而变差。

这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。

（2）瞬态特性分析瞬态特性分析，反相器实现非门的功能。

将时间轴拉长，可以看到当输出反向时，存在一个过冲现象，这是由于栅漏电容造成。

（3）工作频率分析上图为反相器没有带负载的情况下测出的下降时间，下图为带一个反相器测出的下降时间。

从而我们可以得出电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。

更多的扇出将通过组合电路多级实现。

由图可得上升时间为23.85ps，下降时间为29.25ps。

实验七反相器,二输入与非门以及二输入或非门版图设计

学号姓名
实验七1.反相器
反相器EECMOS的schematic图如下所示
其中PMOS管L=180nm W=720nm NMOS管L=180nm W=240nm
根据schematic画出的layout图如下所示
其中该版图长：2.16um 宽：4.87um
则版图面积为S=L*W=2.16*4.87=10.5192(um^2)
经过多此修改后，DRC验证如下
LVS验证如下
2.二输入与非门
二输入与非门nand2的schematic图如下所示
其中两个PMOS管的L=180nm W=720nm 两个NMOS管的L=180nm W=720nm
根据schematic图画出的layout版图如下所示
其中nand2版图的长：2.76um 宽：5.14um
则版图的面积S=L*W=2.76*5.14=14.1864（um^2）
通过改错后，DRC验证结果如下
LVS验证结果如下
3.二输入或非门
二输入或非门nor的schematic图如下所示
其中两个PMOS管的L=180nm W=2.51um 两个NMOS管的L=180nm W=500nm
由schematic图画出的layout版图如下所示
由于PMOS管的宽度较大，为了提高能通过的峰值电流，不浪费diff的面积，最大限度打满了源漏孔
其中该版图的长：2.91um 宽6.65um
则版图面积S=L*W=2.91*6.65=19.3531（um^2）
通过改错，DRC验证结果如下
LVS验证结果如下。

反相器设计前仿与后仿流程

目录前端电路设计与仿真 (2)第一节双反相器的前端设计流程 (2)1、画双反相器的visio原理图 (2)2、编写.sp文件 (2)第二节后端电路设计 (4)一、开启linux系统 (4)2、然后桌面右键重新打开Terminal (6)双反相器的后端设计流程 (7)一、schematic电路图绘制 (7)二、版图设计 (21)画版图一些技巧： (30)三、后端验证和提取 (31)第三节后端仿真 (37)其它知识 (40)前端电路设计与仿真第一节双反相器的前端设计流程1、画双反相器的visio原理图inV DDM2M3out图1.1其中双反相器的输入为in 输出为out,fa为内部节点。

电源电压V DD=1.8V,MOS 管用的是TSMC的1.8V典型MOS管（在Hspice里面的名称为pch和nch,在Cadence里面的名称为pmos2v和nmos2v）。

2、编写。

sp文件新建dualinv。

txt文件然后将后缀名改为dualinv。

sp文件具体实例。

sp文件内容如下:。

lib ’F:\Program Files\synopsys\rf018.l' TT 是TSMC用于仿真的模型文件位置和选择的具体工艺角＊*＊*＊这里选择TT工艺角＊＊*****＊***划红线部分的数据请参考excel文件《尺寸对应6参数》，MOS管的W不同对应的6个尺寸是不同的，但是这六个尺寸不随着L的变化而变化。

划紫色线条处的端口名称和顺序一定要一致MOS场效应晶体管描述语句:(与后端提取pex输出的网表格式相同）MMX D G S B MNAME <L=val〉<W= val > 〈AD= val 〉〈AS= val > 〈PD= val > 〈PS= val 〉〈NRD= val 〉〈NRS= val 〉2。

1、在wind owXP开始--程序这里打开Hspice程序2.2、弹出以下画面然后进行仿真1、打开.sp文件2、按下仿真按钮3形存放.sp文件的地址查看波形按钮按下后弹出以下对话框单击此处如果要查看内部节点的波形，双击Top 处单击这些节点即可查看波形如果有多个子电路请单击此处的Top 查看如果要查看测量语句的输出结果请查看 .MTO 文件(用记事本打开)至此前端仿真教程结束第二节后端电路设计前序（打开Cadence 软件)一、开启linux 系统双击桌面虚拟机的图标选择Power on this virtual machine 开启linux之后在桌面右键选择 Open Terminal输入 xhost local：命令按回车之后输入 su xue命令按回车，这样就进入了xue用户1、输入命令加载calibre软件的license，按回车，等到出现以下画面再关闭Terminal窗口2、然后桌面右键重新打开Terminal进入学用户，开启Cadence软件，如下图然后出现cadence软件的界面关闭这个help窗口，剩下下面这个窗口，这样cadence软件就开启了[如果在操作过程中关闭了cadence，只需要执行步骤2即可,步骤1加载calibre 的license只在linux重启或者刚开启的时候运行一次就可以了。

第4章第3讲反相器设计

K 2 (VDD − VT − VOL )
2
KE/KD 0.1
2 K DVTD
VDDRLK1 0.63
VDD RL
KN/KP 0
0
Kr=5 Ion
直流电压传输特性比较
CMOS和NMOS反相器瞬态特和反相器瞬态特性比较
上升,下降时间比较上升下降时间比较参数
tr tf tr / tf
饱和负载
VOL
2 VDD ≈ 2K r (VDD − VT )
VDD − VOL VDD I on = ≈ RL RL
电阻负载反相器的瞬态特性
上升过程
CL dVout VDD − Vout = dt RL
tr = τ r ln (1 − u1 ) − ln (1 − u2 ) = 2.2τ r
CMOS和NMOS反相器直流特性比较和反相器直流特性比较
饱和负载 VOH VDD-VT
2 VOH 2 K r (VOH − VT )
耗尽型负载 VDD
2 VTD 2 K r (VDD − VT )
电阻负载 VDD
CMOS VDD
VOL Kr
2 VDD 2 K r (VDD − VT )
0
K1/K2 VOL= 0.53
Vout = VOH − K r (Vin − VT )
3.
VIH ≥ Vin > Vout + VT
K1 (Vin − VT ) − (Vin − VT − Vout ) = K 2 (VDD − VT − Vout ) 2 VOH VOL ≈ 要求Kr ，要求 >1，有比电路 2K r (VOH − VT )
CMOS 反相器的设计

反相器的设计与仿真

0.18umCMOS反相器的设计与仿真2016311030103 吴昊一．实验目的在SMIC 0.18um CMOS mix-signal环境下设计一个反相器，使其tpHL=tpLH，并且tp越小越好。

利用这个反相器驱动2pf电容，观察tp。

以这个反相器为最小单元，驱动6pf电容，总延迟越小越好。

制作版图，后仿真，提取参数。

二．实验原理1.反相器特性1、输出高低电平为VDD和GND,电压摆幅等于电源电压；2、逻辑电平与器件尺寸无关；3、稳态是总存在输出到电源或者地通路；4、输入阻抗高；5、稳态时电源和地没通路；2.开关阈值电压Vm和噪声容限Vm的值取决于kp/kn所以P管和N管的宽长比值不同，Vm的值不同。

增加P管宽度使Vm移向Vdd，增加N管宽度使Vm移向GND。

当Vm=1/2Vdd时，得到最大噪声容限。

要使得噪声容限最大，PMOS部分的尺寸要比NMOS大，计算结果是3.5倍，实际设计中一般是2~2.5倍。

3.反向器传播延迟优化1、使电容最小（负载电容、自载电容、连线电容）漏端扩散区的面积应尽可能小输入电容要考虑：（1）Cgs 随栅压而变化（2）密勒效应（3）自举电路2、使晶体管的等效导通电阻（输出电阻）较小：加大晶体管的尺寸（驱动能力）但这同时加大自载电容和负载电容（下一级晶体管的输入电容）3、提高电源电压提高电源电压可以降低延时，即可用功耗换取性能。

但超过一定程度后改善有限。

电压过高会引起可靠性问题.当电源电压超过2Vt 以后作用不明显.4、对称性设计要求令Wp/Wn=μp/μu 可得到相等的上升延时和下降延时，即tpHL=tpLH。

仿真结果表明：当P，N管尺寸比为1.9时，延时最小，在2.4时为上升和下降延时相等。

4.反相器驱动能力考虑1.单个反相器驱动固定负载tp0为反相器的本征延迟，S是反向尺寸与参照反相器尺寸的比值。

tp0与门的尺寸大小无关而仅与工艺及版图有关。

无负载时，增加门的尺寸不能减少延迟。