集成电路基础实验cadence反相器设计
cadence实验：PMOS、NMOS设计步骤
PMOS、NMOS 版图设计尺寸参考说明：数字1、2、3……代表画版图时，第一层、第二层、第三层……或说成第一步、第二步、第三步……，一步一步做下来。
一、PMOS版图有关尺寸参考1、THIN （薄氧化层）：与DIFF（扩散区/有源区）等价，在画版图时可以用DIFF代替。
长度3.4 宽度1.2 （默认单位um）2、GPOL Y：多晶硅导电层做mos管的栅极，可以用POL Y1代替，也可以做互连线。
长：2.4 宽：0.4 离有源区(即上面的THIN)左边缘1.5u ，比有源区上下各长出0.6u3、CONT：引线孔，连接金属与多晶硅/有源区，第一层金属的接点。
大小0.4*0.4 离有源区上边缘0.4 左边缘0.34、METAL1：第一层金属，用于水平布线，如电源和地，器件之间的连接必须依靠它。
大小：0.8*0.8 离CONT各0.25、THIN（或DIFF）：大小1.0*1.0 离CONT各0.3 , 或离METAL1 各0.16、PPIMP (或PIMP）：P型注入掩膜。
长：4.0 宽：1.8 离有源区上边缘0.3 ，离有源区左边缘0.37、NWELL：N阱，不仅用在制造P型器件，常在隔离的时候也看到它。
长6.5宽5.7 ，离PPIMP 左边缘1.2 ，离PPIMP 上边缘2.78、再另外做一个节点：CONT（0.4*0.4），METAL1（0.8*0.8），THIN （1.0*1.0）在已经画好图形的上方，CONT 离PPIMP 上端1.35 ，离NWELL 左端1.8 9、在新节点上加一个NPIMP（或NIMP）：N型注入掩膜，大小为1.7*1.7 ，离THIN 各0.35二、NMOS版图有关尺寸参考1、THIN ：长3.4 宽0.42、GPLOY ：与PMOS 相同离有源区(即上面的THIN)左边缘1.5u ，比有源区上下各长出0.6u3、CONT ：0.4*0.4 ，离有源区上边缘0.3 ，左边缘0.34、METAL1 ：与PMOS 相同5、THIN ：与PMOS 相同6、NPIMP ：长4.0 宽1.6 离有源区上边缘0.3 ，离有源区左边缘0.37、再另外做一个节点：CONT（0.4*0.4），METAL1（0.8*0.8），THIN （1.0*1.0）在已画好图形的下方，CONT 离NPIMP 下端1.15 ，离NPIMP 左端0.6 8、在新节点上加一个PPIMP：大小1.7*1.7 离THIN 各0.35第三部分：画一个反相器时要做一个输入引脚1、GPOL Y：大小为1.6*1.6 （大小可以随意），离PMOS 的NWELL 下边缘0.7u（距离可以随意），此线框进入PMOS与NMOS 相连的GPOL Y 深度为0.2 。
实验一、Cadence软件操作步骤
实验一基本门电路设计——电路仿真一、实验内容：完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计实验目的掌握基本门电路的设计方法掌握基本门电路的设计方法熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路设计要求：设计要求：1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米3.反相器宽度限制为mos 器件不折栅4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属15.版图满足设计规则要求，并通过LVS 检查三、设计过程：启动icfb1.建立自己的设计库2.用Virtuoso Schematic Composer 画电路图3. 在Analog Design Environment中进行电路仿真4. 用Virtuoso （XL）Layout Editer 画版图5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。
四、实验步骤1.Cadence软件操作步骤：（1）.点击桌面虚拟机快捷方式图标；（2）.打开虚拟机（存放路径：F:\cadence）；（3）.启动虚拟机（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。
2.. 新建一个库建立自己的Design Lib第一步：CIW-> Tools-Library manager第二步：File-New弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile”第三步：弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st023.新建一个电路图（1）File->New->Cellview（2）弹出“Create New File”对话框，“Library Name”项选择“lesson1”“Cell Name”项填入”inv”，“Tool”项选择”Composer-Schematic”“Tool”项确定后, 相应的“View Name”项会出现内容因而无需输入”，点击“OK”后就进入Virtuso Schematic。
反相器设计 candence
Experiment one: inverter design●The purpose of the experiment1、Learning and mastering the cadence graphical input and simulation method;2、master the principle and design method of basic inverter;3、master inverter voltage transmission characteristic curve of VTC test method●Experimental contentThis experiment is mainly using cadence software to design a basic inverter, and the simulation tool analog artist (spectre) to test the inverter voltage transfer characteristic curve, and rendering and inverter layout verification●Experimental procedure1.The inverter principle drawing in the cadence environment asshown in the figure.2.Simulation of the voltage transfer characteristic curve of INV3.In the figure chosen to connect the input and output of the inverter wire simulation4.simulation result5.Output waveform6.Draw a CMOS inverter. Painting layout should be strictly following thedesign rules (tsmc0.25rule.pdf), that is, to meet the minimum spacing, minimum bounding, minimum extension, minimum width, etc.. The drawing process of inverter layout7.DRC（design rule check）Design rule checkExperimental summaryThrough the experiment, I learned how to use the cadence design of inverter circuit, and simulation, and also learn the drawing and inverter layout verification, make me have a more profound understanding of the circuit simulation. These experiences will benefit me in my study and work in the future.。
集成电路实验报告
班级：XX姓名：XXX学号：XXXXXX指导老师：XXX实验日期：XXXX年XX月XX日一、实验目的1. 理解集成电路的基本组成和工作原理。
2. 掌握基本的集成电路设计方法，包括原理图设计、版图设计、仿真分析等。
3. 学习使用集成电路设计软件，如Cadence、LTspice等。
4. 通过实验加深对集成电路理论知识的理解，提高动手能力和问题解决能力。
二、实验内容本次实验主要包括以下内容：1. 原理图设计：使用Cadence软件绘制一个简单的CMOS反相器原理图。
2. 版图设计：根据原理图，使用Cadence软件进行版图设计，并生成GDSII文件。
3. 仿真分析：使用LTspice软件对设计的反相器进行仿真分析，测试其性能指标。
4. 版图与原理图匹配：使用Cadence软件进行版图与原理图的匹配，确保设计正确无误。
三、实验步骤1. 原理图设计：- 打开Cadence软件，选择原理图设计模块。
- 根据反相器原理，绘制相应的电路符号，包括NMOS和PMOS晶体管、电阻和电容等。
- 设置各个元件的参数，如晶体管的尺寸、电阻和电容的值等。
- 完成原理图设计后，保存文件。
2. 版图设计：- 打开Cadence软件，选择版图设计模块。
- 根据原理图，绘制晶体管、电阻和电容的版图。
- 设置版图规则，如最小线宽、最小间距等。
- 完成版图设计后，生成GDSII文件。
3. 仿真分析：- 打开LTspice软件，选择仿真模块。
- 将GDSII文件导入LTspice，生成对应的原理图。
- 设置仿真参数，如输入电压、仿真时间等。
- 运行仿真，观察反相器的输出波形、传输特性和功耗等性能指标。
4. 版图与原理图匹配：- 打开Cadence软件，选择版图与原理图匹配模块。
- 将原理图和版图导入匹配模块。
- 进行版图与原理图的匹配，检查是否存在错误或不一致之处。
- 修正错误，确保版图与原理图完全一致。
四、实验结果与分析1. 原理图设计：- 成功绘制了一个简单的CMOS反相器原理图，包括NMOS和PMOS晶体管、电阻和电容等元件。
cadence反相器
cadence反相器反相器版图设计与仿真⼀．实验⽬的1.熟悉Hspice的⽤法以及⽹表的规则写法1.熟悉cadence软件的使⽤以及如何利⽤cadence画版图2.熟悉对版图DRC验证和lvs检查⼆.实验器材已安装Hspice和VWware软件的电脑，和虚拟机要有cadence软件三.实验内容1）反相器的电路仿真2）Layout的认识3）反相器Layout设计4）DRC验证5）LVS验证四.实验步骤1.写好反相器的⽹表如下*lab1 inv.sp.include 'hua05.sp'.global vdd gndM1 OUT IN VDD VDD PMOS W=20u L=0.6uM2 OUT IN GND GND NMOS W=10u L=0.6uV1 VDD GND 5V2 IN GND PULSE(0 5 0ns 0.5ns 0.5ns 5ns 10ns).OPTIONS POST.tran 0.01ns 60ns.end2.在Hspice软件上仿真，看波形图是否符合3.画出反相器版图，再进⾏DRC验证，得到必须为没有错误如下：4.在linux系统⾥拷贝bd07.lvs和inv.gds和inv.sp到test-inv⽂件夹⾥，修改⽹表⽂件名为inv.sp，以及bd07.lvs和bd07.lpe的⽂件，并执⾏：CIW－>File －>Export－>Stream…⽣成inv.gds⽂件5.进⾏lvs检查，终端代码如下：％LOGLVS％htv％case％cir /home/icer/test-inv/inv.sp (⽹表的路径)%:con inv （⽹表中单元名）%:exit_____________________________%PDRACULA%:/g /home/icer/test-inv/bd07.lvs (LVS规则⽂件名)%:/f%.//doc/92d3bc4fa300a6c30d229f0a.html6.检查上述⽣成lvsout⽂件，看原理图与版图是否匹配7.进⾏lpe检查，⽣成PRENENT.DAT⽂件，终端代码如下：%PDRACULA%:/g /home/icer/test-inv/bd07.lpe (LVS规则⽂件名)%:/f%.//doc/92d3bc4fa300a6c30d229f0a.html8.在windows下将PRENET修改成SP⽂件，然后打开⽂件将PM和NM修改成NMOS 和PMOS，保存9.编写HFZ.sp⽂件如下：* Lab1 inv.sp********* SPICE Library **************.include 'hua05.sp'.include 'PRENET.sp'*****************************************.global vdd gndX1 IN OUT PRENETV1 VDD GND 5V2 IN GND PULSE(0 5 0ns 0.1ns 0.1ns 5ns 10ns).OPTIONS POST.tran 0.01ns 60ns.end10.将hua05.sp 和PRENET.sp，INV.sp 和HFZ.sp拷贝到同⼀个⽂件夹⾥11.⽤Hspice打开HFZ.sp⽂件，分析，看波形图如下：五.实验总结本次实验对我受益匪浅，通过本次反相器的实验，我更加熟悉了Hspice 软件和cadence软件，熟悉了利⽤这两个软件来制作⽹表，版图，以及DRC 验证，lvs检查，lpe检查。
cadence 使用 实验二——反相器版图绘制
（2）、建立反相器设计单元(cell)的版图视图（layout view）。 在 主 窗 口 中 FileàNewàcell view, 或 者 Library Manager 窗 口 中 使 用 菜 单 FileàNewàCell View，弹出的窗口中确定 Library Name 为前面新建的设计库（1）， Cell Name 可以自己决定，例如我们输入 inv_1 (2)，View Name 输入“layout”(3)，此 项也可以不填，通过下面的 Tool 下拉菜单选中 Virtuoso，则会自动改变为 layout。 最 后点“OK”(4)。
IM
第二层多晶硅电阻阻挡层
PC poly Cap，用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅
详细的工艺信息请参考设计规则（0.6umDPDMMixedSignalTechnologyTopological DesignRule.pdf）,本次实验将会用到的层为 TB、TO、GT、SP、SN、W1、A1、W2、A2
TB
tub，n阱，作为pmos器件衬底
TO
Thin Oxide，有源区，作为mos的源漏区
GT gate，多晶硅1，作为mos栅极
SP
P＋注入区
SN N＋注入区
W1 接触孔，金属1到多晶硅和有源区的接触孔
A1
铝1，第一层金属
W2 通孔1，金属1和金属2的接触孔
A2
铝2，第二层金属
CP bond pad，pad开孔
本课程中使用csmc双硅双金属混合信号工艺主要的设计层包括tbtubn阱作为pmos器件衬底thinoxide有源区作为mos的源漏区gtgate多晶硅1作为mos栅极spp注入区snn注入区w1接触孔金属1到多晶硅和有源区的接触孔a1铝1第一层金属w2通孔1金属1和金属2的接触孔a2铝2第二层金属cpbondpadpad开孔im第二层多晶硅电阻阻挡层pcpolycap用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅详细的工艺信息请参考设计规则06umdpdmmixedsignaltechnologytopologicaldesignrulepdf本次实验将会用到的层为tbtogtspsnw1a1w2a2这些图层对于我们的设计工具来说是通过工艺文件来进行定义的
反相器cadence
开始1、软件如下2、双击进入软件，点击connect，在Password中输入sd2013,点击OK。
3、显示桌面4、打开终端，即点击鼠标右键，选择open terminal5、在终端内输入pwd,即可显示当前工作目录。
ls 显示目录下的内容。
我们可以建立VLSI 文件夹，即输入mkdir VLSI；cd VLSI即进入VLSI文件夹；输入icfb & ,再点击回车，就会出现如图所示的CIW(Command Interpreter Window),即命令解释窗。
6、建新库，在库里面我们将画出反相器电路图、振荡器电路图和版图三个cell。
①在CIW中，点击File→New→Library...；②在New Library对话框内输入库名，例如ring_osc；并在Technology File 中选择第一项，compile a new techfile.，然后点击Browse,在打开的FILE Browser中的File中输入/tools/cadence/cds5141/tools.lnx86/dfII/samples/techfile,点击回车，下拉辐条，找到sample2003.tf，点击OK一路返回，将提示tf文件加载成功。
反相器篇7、建立新文件，先画反相器电路图①在CIW中，选File→New→Cell view...，＝＞“Create New File”对话框。
②在Library Name，选刚建的库zdq, ③在Cell Name中输入单元名，inv，④点击Tool文本区右端的按钮，出现下拉菜单。
选择Composer-Schematic，在View Name内自动生成Schematic。
⑤按OK键＝＞“Virtuoso Schematic Editing”(电路图编辑窗)。
8、加器件①选命令Add→Instance...<i>，出现“Add Instance”对话框。
基于Cadence的模拟集成电路设计
2.1
Cadence初次启动之前需要如下一些配置文件：
.cshrc文件：有关一些Cadence必需的环境变量，如Cadence软件的路径及license。
.cdsenv文件：包含Cadence各种工具的一些初始设置。
.cds.lib文件：用户库的管理文件，在第一次运行Cadence时自动生成。
.cdsinit文件：包含Cadence的一些初始化设置以及快捷键设置。
进入连线命令后，于起点单击左键，再于终点单击左键。画完一段导线后，此时并没有退出画线命令，可以继续画连接线，直到画完所所有的连接线后，按ESC退出画线命令。连好线的电路图如图3.7所示，其中左右两条水平导线是后在连连接端口用的。
还可以对画好的线进行命名，键入快捷键L（小写），在弹出的对话框中输入线名，比如a，点击Hide，然后将字母a移动到要命令的线附近点击左键放下，如果名字离线较远，则要求再单击所要命名的线。
如图1.1Cadence模拟集成电路设计流程
本实验指导书针对以上流程，通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence的Composer，Analog Desing Environment，Virtuoso，Assura等各大功能模块逐一做个简单介绍。此外还包括一些Cadence平台的知识介绍。Cadence开发了自己的编程语言skill以及相应的编译器，整个Cadence可以理解为一个搭建在skill语言平台上的可执行文件集。初学者对此可以不用理会，当用户深入后，可以用skill语言对Cadence设计工具进行扩展。
图3.5选择了元件后的添加器件窗口
可以发现Library，Cell，View等都自动填上了相应的信息。同时多出了一些参数列表（拖动滚动条可以看到更多）。点击Hide隐藏当前窗口，此时鼠标对应有一个PMOS的symbol，此时按r键，可以旋转PMOS，继续点击鼠标左键，否则按ESC取消当前的放置器件命令。
cadence画反相器
画pmos1.画有源区（OD）3.6 62.画栅（POLy）上下扩出0.6u3.添加一个pselect层（PIMP）覆盖整个有源区0.6u，然后在外围画nwell，覆盖有源区1.8u4.衬底连接：pmos的衬底（nwell）必须连接vdd，画有源区1.2u 1.2u，外层覆盖nselect（NIMP）扩0.6u，最后将nwell拉长包裹。
布线pmos必须接到输入信号和电源上1.有源区（D and S）连接，在S and D区用contact孔画三个0.6 0.6矩形，间距1.5u2.用metal1画两个矩形覆盖S and D的contact，扩边0.3u3.为完成衬底连接，我们必须在衬底的有源区中间加个contact0.6 0.6 ，距离active区0.34.画电源的金属连线，宽3u5.metal1 vdd与D端连接nmos版图修改参数非门绘制，输入输出pmos和nmos以多晶硅为基准对其，poly拉长连接。
输入：为了与外部电路连接，我们需要用到metal2.但是poly不能与metal2直接相连，用到metal1.1.在两个mos管连接的poly上画一个0.6 0.6 的contact2.在这个contact上覆盖poly，扩0.3u3.在这个contact的左边画一个0.6 0.6的via，在其上覆盖metal2，扩0.3u4.用metal1连接via和contact，扩0.3u5.在两版图右边的metal1连接起来，然后放一个via，在via放metal2.6.7.1是contact 2是poly 3是metal1 4是via 或者直接把contact打在poly上然后用metal1连接。
打pinin out vdd vss 打在metal1 pin上。
一些规则。
集成电路版图设计-反相器-传输门
集成电路版图设计实验报告学院：电气与控制工程学院班级: XXXXＸXXXXX 学号：ＸXＸXＸＸXX 姓名：XXXX完成日期：２015年1月22日一、实验要求1、掌握Lｉnux常用命令（cd、lｓ、ｐwｄ等)。
（1)ｃd命令。
用于切换子目录。
输入cd并在后面跟一个路径名,就可以直接进入到另一个子目录中；cｄ..返回根目录;cd返回主目录。
（2）ｌｓ命令。
用于列出当前子目录下所有内容清单。
(3)pwｄ命令。
用于显示当前所在位置。
2、掌握集成电路设计流程。
模拟集成电路设计的一般过程：(1)电路设计。
依据电路功能完成电路的设计。
（２)前仿真。
电路功能的仿真，包括功耗,电流，电压，温度,压摆幅,输入输出特性等参数的仿真。
（3)版图设计(Ｌａｙｏut)。
依据所设计的电路画版图。
一般使用Cadencｅ软件。
（4)后仿真。
对所画的版图进行仿真,并与前仿真比较，若达不到要求需修改或重新设计版图。
（5）后续处理。
将版图文件生成GDＳIＩ文件交予Fｏundry流片。
3、掌握Caｄence软件的使用（1）使用Ｃadence SchemａｔicＥdiｔoｒ绘制原理图。
（2）由Schematｉc产生symboｌ。
（3）在测试电路中使用AnａloｇEnｖirｏnｍent工具进行功能测试。
（4）使用Cａｄence Ｌａyout Editoｒ根据原理图绘制相应版图,以0.6umCＭOS设计规则为准。
（5）对所设计的版图进行DRC验证，查错并修改。
以PMOS为例，部分设计规则如下:(uｍ)Ｎ-Wｅｌl包含P+Actｉｖe的宽度:１.8MOＳ管沟道最小宽度:０．７5最小长度：0.6Ａctivｅ区伸出栅极Pｌoｙ的最小延伸长度:0．5Conｔaｃｔ最小尺寸：0．6＊０.６Coｎｔact与Contａｃｔ之间的最小间距:０.7Ａctｉve包最小尺寸Cｏntact的最小宽度：0.4 非最小尺寸Cｏntac ｔ的最小宽度：0．6Actｉve上的Contａｃｔ距栅极Poly1的最小距离:0.6Metal1包最小尺寸的Contact:０.3Mｅｔal１与Metａl１之间的最小间距:0.8二、实验内容1、CMＯS反相器设计（电路设计、仿真、版图设计、验证）2、CMOS传输门设计（电路设计、仿真、版图设计、验证)三、实验结果1、CMOＳ反相器（１）Ｓｃｈematｉｃ当输入端in输入高电平时,ＭOＳ管M１截止，M２导通，输出端o ｕｔ输出低电平。
集成电路CAD实验报告
集成电路CAD实验报告姓名：席悦学号：2120503018 班级：微电子31班一、实验目的：通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence的Composer，Analog Design Environment，Virtuoso，Assura等各大功能模块逐一了解，使学生掌握模拟集成电路设计的总体流程，为日后的学习、工作打下坚实的基础。
二、实验项目：1.缓冲器的设计：在配置好Cadence之后，进入Cadence的CIW界面。
为设计一个完整的缓冲器，首先需要设计一个反相器。
利用Cadence的电路编辑工具Composer-Schematic绘制如下图所示的inverter电路：之后利用此inverter Schematic 构建如下图所示的inverter Symbol：我们知道，一个Buffer是由两个Inverter组成，利用前边构建Inverter Schematic的方法，画出缓冲器Buffer的电路原理图：其中的反相器直接调用之前做好的Inverter的Symbol。
同样的，利用此缓冲器的原理图生成相应的缓冲器Symbol图：之后构建仿真电路，对所设计的Buffer电路进行电路仿真（ADE）。
仿真电路图如下：在仿真过程中，我们分别采用tt，ss，ff工艺角进行仿真，得到了如下的波形图和仿真数据：①tt工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 111.36ps, 778.31ps, 50psx[1], 5.1063ns ,5.9952ns, 5.05ns②ss工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 121.55ps, 927.99ps, 50psx[1], 5.1155ns, 6.1676ns, 5.05ns③ff工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 103.43ps, 653.72ps, 50psx[1], 5.0984ns, 5.8613ns, 5.05ns④分析总结：通过对不同工艺角的仿真，可以清晰的看到ss的上升延迟和下降延迟时间最长，而ff的上升延迟和下降延迟最短，而tt工艺角是上升延迟和下降延迟的典型值。
反相器cadence
开始1、软件如下2、双击进入软件，点击connect，在Password中输入sd2013,点击OK。
3、显示桌面4、打开终端，即点击鼠标右键，选择open terminal5、在终端内输入pwd,即可显示当前工作目录。
ls 显示目录下的内容。
我们可以建立VLSI 文件夹，即输入mkdir VLSI；cd VLSI即进入VLSI文件夹；输入icfb & ,再点击回车，就会出现如图所示的CIW(Command Interpreter Window),即命令解释窗。
6、建新库，在库里面我们将画出反相器电路图、振荡器电路图和版图三个cell。
①在CIW中，点击File→New→Library...；②在New Library对话框内输入库名，例如ring_osc；并在Technology File 中选择第一项，compile a new techfile.，然后点击Browse,在打开的FILE Browser中的File中输入/tools/cadence/cds5141/tools.lnx86/dfII/samples/techfile,点击回车，下拉辐条，找到sample2003.tf，点击OK一路返回，将提示tf文件加载成功。
反相器篇7、建立新文件，先画反相器电路图①在CIW中，选File→New→Cell view...，＝＞“Create New File”对话框。
②在Library Name，选刚建的库zdq, ③在Cell Name中输入单元名，inv，④点击Tool文本区右端的按钮，出现下拉菜单。
选择Composer-Schematic，在View Name内自动生成Schematic。
⑤按OK键＝＞“Virtuoso Schematic Editing”(电路图编辑窗)。
8、加器件①选命令Add→Instance...<i>，出现“Add Instance”对话框。
集成电路版图设计 画反相器 实验报告
广西机电职业技术学院电气系实验报告学号20100211020实验名称画反相器上机时间实验成绩实验目的：1、熟悉使用版图设计软件Tanner L-EDIT 11.1；2、了解软件的操作流程和基本参数的设置；3、学会修改错误；4、学会看编译文件、电路图等；实验要求：1、计算机；2、Tanner L-EDIT 11.1版图开发软件；实验内容：下面是反相器符号。
1、一、电路图1、新建一个名为“f_x_q.sdb”的工程文件，Module——now新建名为“f_x_q”的电路图2、保存后复制粘贴到新的电路图里命名为“f_x_q_2”添加直流源和交流源3、保存后设置瞬时仿真最大值为1ns 仿真长度为400ns4、输出信号输入端（IN）和信号输出端（out）的瞬时波形得下图5、开始仿真6、相同方法输入信号换成直流信号，命名为“f_x_q_3”二、版图1、打开L-Edit软件新建名为F_X_Q.tdb的文件再里头新建元件有PB(basecontactn)、NB（basecontactn）、PMOS、NMOS、IN(输入端)、OUT(输出端)、PB(basecontactn)NB（basecontactn）PMOSNMOSIN(输入端)OUT(输出端)2、以上元件都要进行DRC错误检查，因为out端少了金属一层，所以提示会出错。
3、新建元件F_X_Q导入以上所有元件并画地和电源并连线，加入节点名称，如下图4、检查没有错误后创建仿真文件。
得按要求添加周期为100ns高电平保持时间为50ns高低跳变时间为5ns幅度电位为0~5v的交流源Va 总电源5v的直流源vvdd加入仿真长度和时间1ns 400ns三、进行电路图和版图的一致性对比结果：。
CAD 反相器设计
GUIZHOU UNIVERSITY设计报告实验课程名称 CAD 实验实验项目名称反相器设计学院理学院专业班级电技091学生姓名学号指导教师周章瑜CMOS 反相器相当于非门，是数字集成电路中最基本的单元电路。
搞清楚CMOS 反相器的特性，可为复杂数字电路的设计打下基础。
如图所示电路为反相器，P 管衬底接Udd ，N 管衬底接地，栅极与各自的源极相接，消除了背栅效应，而且P 管和N 管轮流导通和截止，输出非0即Udd ，故CMOS 反相器又称为“无比电路”。
反相器的输入输出端口的关系如表一所示：表格 1 反相器输入输出端口 输入输出 10 01反相器关系式：OUT=~IN 。
一、使用S-Edit 编辑CMOS 反相器原理图在此次实例设计中采用Tanner Pro 软件中的S-Edit 组件设计CMOS 反相器的原理图，进而掌握S-Edit 的基本功能和使用方法。
操作流程如下：进入S-Edit —>建立新文件—>环境设置—>引用模块—>建立反相器电路。
1）打开S-Edit 程序，并将新文件另存以合适的文件名存储在一定的文件夹下：在自己的计算机上一定的位置处打开S-Edit 程序。
在本例中在S-Edit 文件夹中新建立“反相器原理图”文件夹，并将新文件以文件名“Ex1”存与此文件夹中。
如图1所示。
U1 UddV2U0V1图 CMOS 反相器图1 另存新文件为Ex12）环境设置：S-Edit默认的工作环境是黑底白线，但可以按照用户的喜好自行设定。
即选择Setup->Colors命令，打开Colors对话框，可分别设置背景色、前景色、选取颜色、栅格颜色、原点颜色和可更换颜色等。
如图2所示。
图2 环境设置3）编辑模块并浏览组件库：S-Edit编辑方式是以模块为单位而不是以文件为单位，一个文件中可以包含多个模块，而每一个模块则表示一种基本组件或者一种电路。
每次打开一个新文件时便自动打开一个模块并命名为“Module0”；也可以重命名模块名。
集成电路基础试验cadence反相器设计
题目:反相器分析与设计姓名：白进宝学院：微电子与固体电子学院学号:0523签名：/諛二教师签名:摘要CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造丄艺，它的特点是低功耗。
山于CMOS中一对MOS组成的门电路在瞬间看,要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。
本次设计的是反相器，通过电路搭建前仿真，实现其功能。
然后进行版图设计，提取寄生参数后进项后仿真。
关键词：CMOS、反相器、低功耗、集成电路版图1、技术指标要求:100um::大于1GHz:功耗与电源电压、工作速度、负载等诸多因素有关。
2、电路搭建工艺库：smiclSmmrf 器件参数：CDF Parameter Value Dis|)layModd Name nl8 offMultipHer1off180n K off ；Total VAdth220n M. o仃-Finger Width220n ii. Off _i |Fingers onThreshold220n 耳offCDF Parameter Vahie DisplayModol Name pl8Multiplier 1LetiflW lSOn BTotal Width880n KRngerV/ldUi220n «fingers IHircshoki220n «设置NMOS与PMOS宽长比。
电路结构：vdc= _） inp18 P 比-'I • L _W =880I |n18 l:180n milIINMI y rrn18rrw:220n I 0-^l:180nTm:1p18 PM＞、w=B80iiOUT18・1:180口m:1 NM2 "rd刘・v^:220n 0-J l:180nm:1500 0 -50.0 .510 2 0dC（V ）200- 150 如图，电路结构。
Cadence实验
实验报告要求：1、封面要求：集成电路设计技术实验报告专业、学号、姓名2、正文要求：要求有以下几项：A、实验名称B、实验目的C、实验步骤D、出现问题及解决方法E 时间试验1名称：Candence软件操作准备试验目的：了解熟悉虚拟机的概念、linux常用命令；熟练操作文件的挂载，虚拟机以及Candence 的启动。
试验步骤：熟悉相关概念，启动虚拟机，建立自己的文件夹，挂载库“csmc06lib_ver4”以及文件夹“models”并拷贝到自己建立的文件夹中；在自己建立文件夹的路径下启动Candence。
出现问题及解决：虚拟机：虚拟机（VM）是支持多操作系统并行运行在单个物理服务器上的一种系统，能够提供更加有效的底层硬件使用。
在虚拟机中，中央处理器芯片从系统其它部分划分出一段存储区域，操作系统和应用程序运行在“保护模式”环境下。
在一台电脑上将硬盘和内存的一部分拿出来虚拟出若干台机器，每台机器可以运行单独的操作系统而互不干扰，这些“新”机器各自拥有自己独立的CMOS、硬盘和操作系统，你可以像使用普通机器一样对它们进行分区、格式化、安装系统和应用软件等操作，还可以将这几个操作系统联成一个网络。
在虚拟系统崩溃之后可直接删除不影响本机系统，同样本机系统崩溃后也不影响虚拟系统，可以下次重装后再加入以前做的虚拟系统。
虚拟机以及Candence的启动见计算机中拷贝的相关资料。
文件的挂载：就是将windows操作系统下的文件共享到linux操作系统中，见计算机中拷贝的相关资料。
本实验将windows下的库“csmc06lib_ver4”共享到linux中，并拷贝到自己建立的目录中。
实验一虚拟机以及Candence的启动1、点击桌面“VMare Workstation”的图标，进入VMare Workstation工作界面。
2、点击菜单“file”中的子菜单“open”，找到虚拟机的安装路径。
3、路径找到后，点击文件名为“red hat linux”的虚拟机文件，然后点击“打开”。
集成电路实验报告 反相器与非门设计
集成电路集中上机实验报告——反相器、与非门设计学院：专业：姓名：学号：一、实验目的（一）全面了解Schematic设计环境，并学会运用（二）掌握与非门、或非门、反相器等电路原理图输入方法（三）掌握逻辑符号创建方法二、实验原理启动Schematic Editor后，在命令解释窗口CIW中，打开任意库与单元中的Schematic视图，浏览Schematic Editing窗口，具体介绍如下：图2.1 Schematic Editing窗口菜单栏中可选菜单有Tool、Design、Window、Edit、Add、Check、Sheet、Options等项。
图标栏内的所有命令都可以在菜单栏实现，图标栏提供使用频率较高的一些菜单为快捷方式，旨在提高设计效率。
在设计过程中，除了可以使用图标快捷方式外，还有盲键（Bindkey）快捷方式。
Cadence系统安装过程中已经设置了通用的盲键，但用户可以根据自己的需要自行设置，在CIW窗口中，选择Options→Bindkeys，可以对所有设置的盲键自定义。
Cadence系统支持3D鼠标，左、中、右分别定义为LMB、MMB、RMB。
LMB用于点击和选择之用，MMB用于辅助编辑，RMB与LMB配合使用，在调查元件属性，局域放大，元件旋转等方面都有应用，在具体实验过程中有详细说明。
在所有元件的添加中，必须定义元件的属性。
最后，为了后续设计中执行仿真，每个元件必须具有物理模型（Model），在lab3中将有实例说明。
三、电路原理图设计的一般流程（一）创建库与视图（二）添加元件：在Schematic Editing窗口中，选择Add→Instance。
（三）添加Pins ：在左侧Tool bar图标栏中选择pin icon图标，出现Add form，在Pin names栏中输入。
（四）添加Sources和Ground：选择Add→Instance，在Library column中选择analogLib，再选择vdd并添加到schematic中。
数字集成电路反相器[整理版]
![数字集成电路反相器[整理版]](https://img.taocdn.com/s3/m/0e2788e17d1cfad6195f312b3169a4517723e5b7.png)
一、实验目的：
1、熟悉T-spice的使用，并且熟练掌握。
2、仿真出反相器的输出曲线，并观察它的特性。
二、实验原理：
CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。
通常P 沟道管作为负载管，N沟道管作为输入管。
两个MOS管的开启电压VGS(th)P<0，VGS(th)N >0，通常为了保证正常工作，要求VDD>|VGS(th)P|+VGS(th)N。
若输入vI为低电平(如0V)，则负载管导通，输入管截止，输出电压接近VDD。
若输入vI为高电平(如VDD)，则输入管导通，负载管截止，输出电压接近0V。
三、实验步骤：
1、画出反相器的仿真图
实验小结：
通过这次Hspice仿真反相器的上机实验，我收获颇多。
第一、我更加熟悉了Hspice 仿真环境的使用，对T-spice更加的熟练。
这将对我以后再做其它实验奠定了良好的基础。
第二、以前只在课堂上听老师讲授那些反相器的原理和输出曲线等，但自己的意识当中对反相器的工作还是很疑惑，在做完这个仿真实验后，才恍然大悟，觉得反相器原来就是这么回事。
第三、反相器是我们学习数字集成电路的桥梁，我们后续将会用它进行许多的设计，所
以这次实验的重要度是很高的。
我非常的重视这次实验。
集成电路基础实验cadence反相器设计
题目：反相器分析与设计姓名：白进宝学院：微电子与固体电子学院学号：201722030523签名：教师签名：摘要CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。
由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。
本次设计的是反相器，通过电路搭建前仿真，实现其功能。
然后进行版图设计，提取寄生参数后进项后仿真。
关键词：CMOS、反相器、低功耗、集成电路版图1、技术指标要求面积：100um2速度：大于1GHz功耗：功耗与电源电压、工作速度、负载等诸多因素有关。
2、电路搭建工艺库：smic18mmrf器件参数：设置NMOS与PMOS宽长比。
电路结构：如图，电路结构。
有两级反相器组成，第二级为负载，因为在实际电路中电路都是带载的。
分别作NMOS和PMOS的直流输出特性曲线，NMOS的阈值电压大约为0.5V左右，PMOS的阈值电压大约为0.6V左右。
3、仿真（1）进行直流传输特性仿真分析图一电源电压为5V，图二电源电压为2V。
可以看到图二的特性比图一好，这是由于降低的电压，从而使特性变好。
继续降低电源电压为1V后，特性更好。
但是当降到200mV时，特性反而变差。
这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。
（2）瞬态特性分析瞬态特性分析，反相器实现非门的功能。
将时间轴拉长，可以看到当输出反向时，存在一个过冲现象，这是由于栅漏电容造成。
（3）工作频率分析上图为反相器没有带负载的情况下测出的下降时间，下图为带一个反相器测出的下降时间。
从而我们可以得出电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。
更多的扇出将通过组合电路多级实现。
由图可得上升时间为23.85ps，下降时间为29.25ps。
工作频率＝1/（2×max（上升时间，下降时间））＝17GHz（4）功耗分析如以上两幅图，分别在电源电压5V和2V的情况下动态电流分析。
集成电路基础实验cadence反相器设计教学内容
集成电路基础实验c a d e n c e反相器设计题目：反相器分析与设计姓名：白进宝学院：微电子与固体电子学院学号：201722030523签名：教师签名：摘要CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。
由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。
本次设计的是反相器，通过电路搭建前仿真，实现其功能。
然后进行版图设计，提取寄生参数后进项后仿真。
关键词：CMOS、反相器、低功耗、集成电路版图1、技术指标要求面积：100um2速度：大于1GHz功耗：功耗与电源电压、工作速度、负载等诸多因素有关。
2、电路搭建工艺库：smic18mmrf器件参数：设置NMOS与PMOS宽长比。
电路结构：如图，电路结构。
有两级反相器组成，第二级为负载，因为在实际电路中电路都是带载的。
分别作NMOS和PMOS的直流输出特性曲线，NMOS的阈值电压大约为0.5V左右，PMOS的阈值电压大约为0.6V左右。
3、仿真（1）进行直流传输特性仿真分析图一电源电压为5V，图二电源电压为2V。
可以看到图二的特性比图一好，这是由于降低的电压，从而使特性变好。
继续降低电源电压为1V后，特性更好。
但是当降到200mV时，特性反而变差。
这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。
（2）瞬态特性分析瞬态特性分析，反相器实现非门的功能。
将时间轴拉长，可以看到当输出反向时，存在一个过冲现象，这是由于栅漏电容造成。
（3）工作频率分析上图为反相器没有带负载的情况下测出的下降时间，下图为带一个反相器测出的下降时间。
从而我们可以得出电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。
更多的扇出将通过组合电路多级实现。
由图可得上升时间为23.85ps，下降时间为29.25ps。
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题目：反相器分析与设计
姓名：白进宝
学院：微电子与固体电子学院
学号：201722030523
签名：教师签名：
摘要
CMOS指互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺，它的特点是低功耗。
由于CMOS中一对MOS组成的门电路在瞬间看，要么PMOS导通，要么NMOS导通，要么都截至，比线性的三极管(BJT)效率要高得多，因此功耗很低。
本次设计的是反相器，通过电路搭建前仿真，实现其功能。
然后进行版图设计，提取寄生参数后进项后仿真。
关键词：CMOS、反相器、低功耗、集成电路版图
1、技术指标要求
面积：100um2
速度：大于1GHz
功耗：功耗与电源电压、工作速度、负载等诸多因素有关。
2、电路搭建
工艺库：smic18mmrf
器件参数：
设置NMOS与PMOS宽长比。
电路结构：
如图，电路结构。
有两级反相器组成，第二级为负载，因为在实际电路中电路都是带载的。
分别作NMOS和PMOS的直流输出特性曲线，NMOS的阈值电压大约为0.5V左右，PMOS的阈值电压大约为0.6V左右。
3、仿真
（1）进行直流传输特性仿真分析
图一电源电压为5V，图二电源电压为2V。
可以看到图二的特性比图一好，这是由于降低的电压，从而使特性变好。
继续降低电源电压为1V后，特性更好。
但是当降到200mV时，特性反而变差。
这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。
（2）瞬态特性分析
瞬态特性分析，反相器实现非门的功能。
将时间轴拉长，可以看到当输出反向时，存在一个过冲现象，这是由于栅漏电容造成。
（3）工作频率分析
上图为反相器没有带负载的情况下测出的下降时间，下图为带一个反相器测出的下降时间。
从而我们可以得出电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。
更多的扇出将通过组合电路多级实现。
由图可得上升时间为23.85ps，下降时间为29.25ps。
工作频率＝1/（2×max（上升时间，下降时间））＝17GHz
（4）功耗分析
如以上两幅图，分别在电源电压5V和2V的情况下动态电流分析。
5V时电流峰值为1mA左右，2V时电流峰值为300uA左右。
4、版图
版图设计是将模拟优化后的电路转化成一系列几何图形，这些几何图形包含了集成电路尺寸大小、各层拓扑定义等有关元件的物理信息。
如图为在cadence版图软件中绘制的反相器的版图。
面积为20um×10um=200um2 5、后仿真
以上两幅图为后仿真的交流仿真图。
由图可得上升时间为82.33ps，下降时间为70.69ps。
工作频率＝1/（2×max（上升时间，下降时间））＝6.07GHz。
显然画出版图提取寄生参数后性能变差，工作频率变小。
左图为前仿真的直流输出特性曲线，右图为后仿真的直流输出特性曲线，通过对比可以看出，两者区别不大。
6、对比技术指标完成情况
（1）工作速度。
前仿真的速度为17GNz，后仿真的速度为6GHz，设计指标为1GNz。
（2）面积。
版图的面积为200um2，设计指标为100um2，与设计指标有一定差距。
（3）功耗。
降低电源电压可以降低功耗，通过以上仿真可以看出电压由5V变为2V后动态电流也急剧下降。
减小输入信号的上升下降时间也可以降低功耗。
7、总结
本次设计大反相器部分指标达到了设计要求，部分没有达到设计要求。
（1）在直流传输特性分析中减小电压能一定程度上提高性能。
但是当降到200mV时，特性反而变差。
这是由于当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。
(2)在进行动态仿真时，当输出反向时，存在一个过冲现象，这是由于栅漏电容造成，是由于器件本身的寄生参数造成的。
在降低电压的同时这个过冲现象就会越来越明显。
(3) 进行直流传输特性仿真分析时，降低电压从而使特性变好。
继续降低电源电压为1V后，特性更好。
但是当降到200mV时，特性反而变差。
从NMOS和PMOS的直流输出特性曲线看出NMOS的阈值电压大约为0.5V左右，PMOS的阈值电压大约为0.6V左右。
当电压降到接近于阈值电压或更低时，管子无法导通，性能变差。
（4）电路的扇出越多，性能越差，所以在数字电路中，我们尽量将扇出控制在4以内。
更多的扇出将通过组合电路多级实现。