集成电路设计方案习题答案章
数字集成电路分析与设计 第二章答案
CHAPTER 2P2.1. a) The solution for the NMOS case is based on Example 2.4: The equation for V T0 is: 02BT FB F OXQ V V C φ=-- Calculate each individual component.1710()1362OX 077200611196310ln 0.026ln 0.44 V 1.4100.440.550.99 V 4 3.510 F/cm1.610 F/cm 310310/0.188 V 1.610610 1.6100.1.610i FpA GC Fp G gate OXB B OX OX OX n kT q NC Q Q C cmC Q C φφφφεε-------⨯==-=-⨯=-=--=-==⨯=⨯⨯=⨯==⨯⨯⨯⨯==⨯TO 06 V V 0.99(0.88)(0.188)0.0600.018 V=------=+ For the PMOS device:1710()77200611196TO 310ln 0.026ln 0.44 V 1.4100.440.550.99 V 310310/0.188 V1.610610 1.6100.06 V 1.610V 0.99(0.88)(0.188)0.0600.138 D Fn i GC Fn G gate B B OX OX OX N kT q n Q Q C cmC Q C φφφφ-----⨯===⨯=-=+=+⨯=⨯==⨯⨯⨯⨯==⨯=---=-Vb) The magnitude of V T0 would be higher. Since the device is PMOS this means that V T0 islowered. Since the only thing that’s been changed is the doping of the gate, only G φ changes. The new V T0 then becomes:00.110.880.1880.6 1.24V T V =----=-c) Since V T0 will be adjusted with implanted charge (Q I ):60.40.0180.382(1.610)(0.382)IOXIOXI Q C Q V C Q V -=-==⨯To calculate the threshold implant level N I :I I I I qN Q Q N q==For the NMOS device from part(a):6122190.610 3.8210/1.610I I Q N ions cm q --⨯=-=-=⨯⨯ (p-type) For the PMOS device from part(a):612219(1.610)(0.40.138)2.6210/1.610I I Q N ions cm q --⨯-=-=-=⨯⨯ (n-type) For the PMOS device from part(b):612219(1.610)(1.240.4)8.410/1.610I I Q N ions cm q --⨯-=-=-=⨯⨯ (p-type)d) The advantage of having the gate doping be n + for NMOS and p + for PMOS could be seen from analysis above. Doping the gates in such a way leads to devices with lower threshold voltages, but enables the implant adjustment with the same kind of impurities that used in the bulk (p-type for NMOS and n-type for PMOS). If we were to use the same kind of doping in gate as in the body (i.e. n + for PMOS and p + for NMOS) that would lead to higher un-implanted threshold voltages. Adjusting them to the required lower threshold voltage would necessitate implantation of the impurities of the opposite type near the oxide-Si interface. This is not desirable. Also, the doping of the poly gate can be carried out at the same time as the source and drain and therefore does not require an extra step.P2.2. First, convert ox t to units of cm:810100cm222210cm 10ox t -=⨯=ÅÅNow, using the mobility equation:()()20 1.8568130/V70cm0.8114102210pep nGS T ox cm V s V V t μμθ--==≈⎛⎫⎛⎫-+ ⎪⎪+ ⎪⎝⎭⎝⎭P2.3. a) For each transistor, derive the region of operation. In our case, for 0V,0.4V GS V =, thetransistor is in the cutoff region and there is no current. For 0.8V,1.2V GS V =, firstcalculate the saturation voltage Dsat V using:()GS T C DSAT GS T C V V E L V V V E L-=-+For our transistors, this would be:Next, we derive the IV characteristics using the linear and saturation current equations,we get the graphs shown below.IV Characteristic of NMOS01020304050607000.20.40.60.811.2Volts (V)C u r r e n t (u A )IV Characteristic of PMOSVolts (V)C u r r e n t (u A )To plot DS I vs. GS V , first identify the region of operation of the transistor. For GS T V V <, the transistor is in the cutoff region, and there is negligible current. For GS T V V > and GS DS V V ≤, the transistor is in the saturation region and saturation current expression should be used. The graphis shown below. Clearly, it is closer to the linear model.Ids vs. Vgs of NMOS010********607000.20.40.60.811.21.4Vgs (V)I d s (V )P2.4. For each transistor, first determine if the transistor is in cutoff by checking to see if V GS isless than or greater than V T . V T may have to be recalculated if the source of the transistor isn’t grounded. If V GS is less than V T , then it is in cutoff, otherwise, it is in either triode or saturation.To determine if it is in the triode saturation region, check to see if V DS is less than or greater than V DSAT . If V DS is less than V DSAT , then it is in triode, otherwise, it is in saturation. a. Cutoff00.200.2V0.4V GS G S T T GS TV V V V V V V =-=-===∴<b. Cutoff01.2 1.20V0.4V GS G S T T GS TV V V V V V V =-=-===∴<c. Linear01.20 1.2V0.4V GS G S T T GS TV V V V V V V =-=-===∴>The transistor is not in the cutoff region.()()()()()()1.20.460.20.48V 1.20.460.20.2V GS T C DSATGS T C DS DS DSATV V E L V V V E L V V V --===-+-+=∴<d. Saturation: In this case, because D G V V > the transistor is in the saturation region. To see this, recognize that in a long-channel transistor if D G V V >, the transistor is in saturation. Since the saturation drain voltage Dsat V is smaller in a velocity-saturated transistor than in a long-channel transistor, if the long-channel saturation region equation produces a saturated transistor, than the velocity-saturated saturation region equation will also.P2.5. In both cases, the first step it to calculate the maximum value of X V given G V . If thevoltage at the drain is higher than this maximum value, then ,max X X V V =, otherwise,X D V V =. The maximum value of X V is G T V V - but 0T T V V ≠ because of body effect andwe consider its effect.(),max 0001.20.40.988X G T G T G T G T V V V V V V V V V γγγγ=-=-+=--=--+=--=-There are two ways to calculate this, either through iteration or through substitution. Iteration:For the iteration method, we need a starting value for V X,max . A good starting value would be 0 1.20.40.8V G T V V -=-=. We plug this value on the RHS of the equation, calculate a new V X,max and repeat until we reach a satisfactory converged value.Old Vx,max New Vx,max 0.800 0.728 0.728 0.734 0.734 0.734In this, only three iterations are needed to reach 0.734V. Substitution:The term makes things a bit tricky, we get around this by making the following substitution:2,max 2,max 0.880.88X X x V V x =+∴=-Therefore:,max 220.9880.880.98800.2 1.87X V x x x =--=-=+-2,max 1.27, 1.470.880.733,1.28X x V x ===-=-= We use the first value since second value is above V DD . a. Since ,max D X V V >, ,max 0.733V X X V V ==. b. Since ,max D X V V <, ,max 0.6V X X V V ==. P2.6.a. Initially, when 0V in V =, the transistor is in the cutoff region and 0V X V =. Thisvalue is constant until V in exceeds V t 0. From then, X in T V V V =- and body effect must be taken into account. This trend continues until 0.7V X D V V ==, and the value of V inat that point must be calculated. From then on, 0.7V X D V V ==. To plot V X in the second region, we first derive an expression for V X vs. V in.(),max 0000.40.212X G T G T in T in T in in V V V V V V V V V V V γγγγ=-=-+=---=--=--=--Substituting:2,max2,max 0.880.88X X x V V x =+∴=-Therefore:,max 220.2120.880.21200.20.66X in in in V V x V x x V =---=--=+--220.880.88XxV x====-=-⎝⎭Since this is a quadratic function, there will be two graphs of V X. Only one of thesegraphs intersects with V X in the first region. In this case, plug 0.4inV= and see which one gives 0V. In our case, it would be the ‘+’ version of the quadratic.To see where region 3 begins, we simply isolate V in:()()()22220.880.2 2.710.2 2.71440.2 2.711.16V4XinVV=-⎝⎭-+-==+-==The final graph is shown in Figure 错误！未找到引用源。
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
半导体集成电路+习题答案
第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2 所示。
提示：先求截锥体的高度up BL epi m c jc epi T x x T T -----=然后利用公式： b a a b WL T r c -∙=/ln 1ρ ， 212∙∙=--BL C E BL S C W L R r ba ab WL Tr c -∙=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下：答： 解题思路⑪由0I 、α求有效发射区周长Eeff L ；⑫由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔；③由A D 先画出基区扩散孔的三边；④由B E D -画出基区引线孔；⑤由A D 画出基区扩散孔的另一边；⑥由A D 先画出外延岛的三边；⑦由C B D -画出集电极接触孔；⑧由A D 画出外延岛的另一边；⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V O L 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V O L 4.0≤的条件。
（CS C O L r I V V 00ES += 及己知V V C 05.00ES =）第3章 集成电路中的无源元件复 习 思 考 题3.3 设计一个4k Ω的基区扩散电阻及其版图。
集成电路版图设计习题答案第九章集成电路版图设计实例
第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。
在版图设计过程中，还要考虑地噪声对电路的影响。
即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。
其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。
对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。
隔离环包的层数越多，理论上吸收衬底噪声效果越好。
但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。
从而使模拟地受到干扰。
最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。
2．总结自己的版图设计技巧和经验。
3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。
共质心设计时需保证MO管的对称性和电流通路的对称性。
4. 静电保护的种类以及版图设计注意事项。
答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。
在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。
●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。
数字集成电路分析与设计 第三章答案
CHAPTER 3P3.1. The general approach for the first two parameters is to figure out which variables shouldremain constant, so that when you have two currents, you can divide them, and every variable but the ones you want to calculate remain. In this case, since the long-channel transistor is in saturation for all values of V GS and V DS , only one equation needs to be considered:()()2112DS N OX GS T DS W I C V V V Lμλ=-+ For the last two parameters, now that you have enough values, you can just choose oneset of numbers to compute their final values.a. The threshold voltage, V T0, can be found by choosing two sets of numbers with the same V DS ’s but with different V GS ’s. In this case, the first two values in the table can be used.()()()()()()211122222201022001121121.2 1.210000.82800.8DS N OX GS T DS DS N OX GS T DS T DS T DS T T W I C V V V L W I C V V V LV I V I V V μλμλ=-+=-+-⎛⎫-===⎪--⎝⎭ 00.35V T V ∴=b. The channel modulation parameter, λ, can be found by choosing two sets of numberswith the same V GS ’s but with different V DS ’s. In this case, the second and third values in the table can be used.()()221 1.225010.8247DS DS I I λλ+==+ -10.04V λ∴=c. The electron mobility, µn , can now be calculated by looking at any of the first three sets of numbers, but first, let’s calculate C OX .631062-31m 10μm22?.210μm1m 10 0.0351 1.610/2.210OX OX t C F cm--=⨯⨯===⨯Now calculate the mobility by using the first set of numbers.()()()()()()()()()()()()22111021262101111 1.21 1.222210002cm 348V-s 1.610(4.75)1.20.3510.04 1.21DS N OX GS T DS N OX T DS N OX GS T DS W W I C V V V C V L LA I W C V V V L μλμλμμλ-=-+=-+===⨯-+-+d. The body effect coefficient gamma, γ, can be calculated by using the last set of numbers since it is the only one that has a V SB greater than 0V.()()()()244124414411221 1.20.468VDS N OX GS T DS DS GS T N OX DS GS T T GS W I C V V V LI V V W C V LV V V V μλμλ=-+-=+-==-==12000.6VT T T T V V V V γγγ=+-====P3.2. The key to this question is to identify the transistor’s region of operation so that gatecapacitance may be assigned appropriately, and the primary capacitor that will dischargedat a rate of V It C ∂∂= by the current source may be identified. Then, because the nodes arechanging, the next region of operation must be identified. This process continues until the transistor reaches steady state behavior. Region 1:Since 0V GS V = the transistor is in the cutoff region. The gate capacitance is allocated to GB C . Since no current will flow through the transistor, all current will come from the source capacitor and the drain node remains unchanged.68-151010V V 6.67100.6671510s nsSB V I I t C C -∆⨯====⨯=∆⨯ The source capacitor will discharge until 1.1V GS T V V == when the transistor enters thesaturation region. This would require that the source node would be at 3.3 1.1 2.2V S G GS V V V =-=-=.()15961510 3.3 2.2 1.6510s 1.65ns 1010C t V I ---⨯∆=∆=-=⨯=⨯ Region 2:The transistor turns on and is in saturation. The current is provided from the capacitor atthe drain node, while the source node remains fairly constant. The capacitance at the drain node is the same as the source node so the rate of change is given by:68-151010V V 6.67100.6671510s nsSB V I I t C C -∆⨯====⨯=∆⨯ Since the transistor is now in the saturation region, GS V can be computed based on thecurrent flowing through the device.()22 1.1 1.37V 3.3 1.37 1.93VGS T GST S G GS kW I V V LV V V V V =-==+==-=-=This is where the source node settles. This means that most of the current is discharged through the transistor until the drain voltage reaches a value that puts the transistor at the edge of saturation.3.3 1.1 2.2VDS GS TD G T V V V V V V =-=-=-=If we assume that all the current comes from the transistor, and the source node remains fixed, the drain node will then discharge at a rate equal to that of the source node in the first region. Region 3:The transistor is now in the linear region the gate capacitance is distributed equally to both GS C and GD C . and both capacitors will discharge at approximately the same rate.-151510V0.28621510510nsV I A t C μ-∆===∆⨯⨯+⨯The graph is shown below.00.511.522.533.5024681012Time (ns)V o l t a g e (V )P3.3. The gate and drain are connected together so that DS GS V V = which will cause thetransistor to remain in saturation. This is a dc measurement so capacitances are not required. Connect the bulk to ground and run SPICE. P3.4. Run SPICE. P3.5. Run SPICE. P3.6. Run SPICE. P3.7. Run SPICE.P3.8. First, let’s look at the various parameters and identify how they affect V T .∙ L – Shorter lengths result in a lower threshold voltage due to DIBL. ∙ W – Narrow width can increase the threshold voltage.∙ V SB – Larger source-bulk voltages (in magnitude) result in a higher threshold voltage. ∙ V DS –Larger drain-source voltages (in magnitude) result in a lower threshold voltage due to DIBL. The transistor with the lowest threshold voltage has the shortest channel, larger width, smallest source-bulk voltage and largest drain-source voltage. This would be the first transistor listed.The transistor with the highest threshold voltage has the longest channel, smallest width,largest source-bulk voltage and smallest drain-source voltage. This would be the last transistor listed. P3.9. Run SPICE.P3.10. Run SPICE. The mobility degradation at high temperatures reduces I on and the increasemobile carriers at high temperatures increase I off . P3.11. The issues that prompted the switch from Al to Cu are resistance and electromigration.Copper wires have lower resistances and are less susceptible to electromigration problems. Copper on the other hand, reacts with the oxygen in SiO 2 and requires cladding around the wires to prevent this reaction.For low-k dielectrics, the target value future technologies is 2.High-k dielectrics are being developed as the gate-insulator material of MOSFET’s. This is because the current insulator material, SiO 2, can not be scaled any longer due to tunneling effects.P3.12. Self-aligned poly gates are fabricated by depositing oxide and poly before the source anddrain regions are implanted. Self-aligned silicides (salicides) are deposited on top of the source and drain regions using the spacers on the sides of the poly gate. P3.13. To compute the length, simply use the wire resistance equation and solve for L .LR TWRTWL ρρ==First convert the units of ρ to terms of μm. Aluminum:2.7μΩρ=cm 6Ω10μΩ⨯610μm100cm ⨯()()()0.027Ωμm1000.812963μm 2.96mm0.027RTWL ρ=====Copper:1.7μΩρ=cm 6Ω10μΩ⨯610μm100cm ⨯()()()0.017Ωμm1000.814706μm 4.71mm0.017RTWL ρ=====P3.14. Generally, the capacitance equation in terms of permittivity constants and spacing is:k C WL tε=a. 4k = ()()()()230048.8510 3.541100SiO k k C WL TL t S S Sεε-====b. 2k = ()()()()30028.8510 1.771100k k C WL TL t S SSεε-====The plots are shown below.Capacitance vs. Spacing01234567800.511.522.533.544.555.5Spacing (um)C a p a c i t a n c e (f F)。
《超大规模集成电路设计》习题（含答案）
《超大规模集成电路设计》习题1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC ，SSI)•中规模集成电路(Medium Scale IC ，MSI)•大规模集成电路(Large Scale IC ，LSI) •超大规模集成电路(Very Large Scale IC ，VLSI)•特大规模集成电路(Ultra Large Scale IC ，ULSI)•巨大规模集成电路(Gigantic Scale IC ，GSI ）2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI 减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI 内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI 后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI 组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS 工艺制作CMOS 反相器的工艺流程过程。
4．在VLSI 设计中，对互连线的要求和可能的互连线材料是什么？5．在进行版图设计时为什么要制定版图设计规则？划分集成电路规模的标准数字集成电路类别MOS IC 双极IC 模拟集成电路SSI ＜102＜100 ＜30 MSI 102～103100～500 30～100 LSI 103～105500～2000 100～300 VLSI 105～107＞2000 ＞300 ULSI 107～109GSI ＞109在芯片尺寸尽可能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC，尽可能地提高电路制备的成品率6．版图验证和检查主要包括哪些方面？u DRC(Design Rule Check)：几何设计规则检查；对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；u ERC(Electrical Rule Check)：电学规则检查；检查电源(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性；u LVS(Loyout versus Schematic)：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等；u LPE(Layout Parameter Extraction)：版图寄生参数提取；从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE 格式的网表，用于后仿真验证；u POSTSIM：后仿真，检查版图寄生参数对设计的影响；提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。
集成电路设计学习思考题参考答案
集成电路设计学习思考题参考答案集成电路设计学习思考题参考答案参考答案⼀、概念题：1、微电⼦学：主要是研究电⼦或离⼦在固体材料中的运动规律及应⽤，并利⽤它实现信号处理功能的科学，是电⼦学的分⽀，其⽬的是实现电路和系统的集成，这种集成的电路和系统⼜称为集成电路和集成系统。
2、集成电路：（Integrated Circuit，缩写为IC）是指通过⼀系列特定的加⼯⼯艺，将多个晶体管、⼆极管等有源器件和电阻、电容器等⽆源器件，按照⼀定的电路连接集成在⼀块半导体单晶⽚（如硅或GaAs等）或者说陶瓷等基⽚上，作为⼀个不可分割的整体执⾏某⼀特定功能的电路组件。
3、综合：从设计的⾼层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满⾜上述要求的⽬标结构的过程。
如果是靠⼈⼯完成，通常简单地称之为设计；⽽依靠EDA ⼯具⾃动⽣成，则称之为综合。
4、模拟验证：指对实际系统加以抽象，提取其模型，输⼊计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作⽤下的反应，判断该系统是否实现预期的功能。
5、计算机辅助测试（CAT）技术：把测试向量作为测试输⼊激励，利⽤故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进⾏故障定位的技术。
6、图形转换技术：是指将掩膜板上设计好的图形转移到硅⽚上的技术，包括光刻与刻蚀技术。
7、薄膜制备技术：指通过⼀定的⼯序，在衬底表⾯⽣产成⼀层薄膜的技术，此薄膜可以是作为后序加⼯的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电⽓连接作⽤的⾦属膜等。
8、掺杂：是指将需要的杂质掺⼊特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的⽬的。
9、系统功能设计：是最⾼⼀级的设计，主要是指根据所设计系统的要求（包括芯⽚的功能、性能、尺⼨、功耗等），进⾏功能划分和数据流、控制流的设计，完成功能设计。
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
数字集成电路分析与设计 第五章答案
CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translatedinto the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18μm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C μ-==--+-=()2DD TP N N OX V V W C μ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V μ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14μm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V μλ---=-+-⨯⨯⨯-==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18μm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N E L SAT OX I sat I lin C W V V V v C W V V V V E L L v C μ=---=-++()2P OX N DD TN DD TN CN NC W V V V V E L μ-=-+()()()()()()2201DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ---⨯-=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()()()()()221222222211111224620.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E LL V V V μ-=---=-++--⨯--=--++Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is:()()()()2222222260.20520.2050.61(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aμμ---=+⨯--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W μμ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχ-+-+===++In the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL.01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQLOAD PLHLt RC R C WL W R C k t λλ--====Ω⨯=⨯For V OL :()()()()()()()()()()()()()2246660.1220.10.63 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N E LNN NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L μλλλ---⨯⨯⨯--===-+-+--⨯--==++===⨯=2)155(2)W stack λ=P5.10. The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD PP EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====⨯⨯=⨯====⨯⨯=≈⨯Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lμ--⨯⨯⨯--===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less than the pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.VVINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDCL DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dvC V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========⎰⎰⎰⎰⎰⎰As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.QQW()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101μm N P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --⎛⎫=+=+=+ ⎪⎝⎭+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。
集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年
集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。
答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。
答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。
答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。
答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。
答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。
答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。
答案:8.工作在饱和区的MOS管，可以被看作是一个。
答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。
【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。
答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。
答案:饱和12.MOS管中相对最大的寄生电容是。
答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。
答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。
答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。
答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。
答案:194717.题1-1-7 年发明了世界上第一块集成电路。
答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。
答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。
答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。
答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。
答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。
答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。
集成电路版图设计习题答案第八章MOS场效应晶体管
集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
篇章习题解答浙大版集成电路课后答案
第四章功率变换电路题3.4.1一双电源互补对称电路如图题3.4.1所示，设已知V CC =12V ，R L =16Ω，v I 为正弦波。
求：(1)在三极管的饱和压降V CES 可以忽略不计的条件下，负载上可能得到的最大输出功率Pom=?；(2)每个管子允许的管耗P Cm 至少应为多少?(3)每个管子的耐压｜V (BR)CEO ｜应大于多少?图题3.4.1解：(1)负载上可能得到的最大输出电压幅度V om =12V(W 5.416212222=⨯==L om omR V P ) (2)(W)9.02.0(max)==om CM p P ∴CM P ≥0.9W (3)CEO BR V )(≥24V题3.4.2在图题3.4.2所示的OTL 功放电路中，设R L =8Ω，管子的饱和压降｜ＶCES ｜可以忽略不计。
若要求最大不失真输出功率(不考虑交越失真)为9W ，则电源电压V CC 至少应为多大?(已知v i 为正弦电压。
) 图题3.4.2解：W 982)21(2)21(22(max)=⨯==CC L CC om V R V PV CC =24(V)∴电源电压V CC 至少24V题3.4.3OTL 放大电路如图题3.4.3所示，设T 1、T 2特性完全对称，v i 为正弦电压，V CC =10V ，R L =16Ω。
试回答下列问题：(1)静态时，电容C 2两端的电压应是多少?调整哪个电阻能满足这一要求? (2)动态时，若输出电压波形出现交越失真，应调整哪个电阻?如何调整?(3)若R 1=R 3=1.2k Ω，T 1、T 2管的β=50,｜V BE ｜=0.7V,Pcm=200mW,假设D 1、D 2、R 2中任意一个开路，将会产生什么后果?图题3.4.3解：(1)静态时，电容C 2两端的电压应为5V 。
调整R 1、R 3，可调整上、下两部分电路的对称性，从而使C 2两端电压为5V 。
(2)若出现交越失真，应调大R 2，使b １b 2间电压增大，提供较大的静态电流。
拉扎维模拟CMOS集成电路设计第三章作业答案详解完整版教程解析 (2)
拉扎维模拟CMOS集成电路设计第三章作业答案详解完整版教程解析第一题题目：请解释拉扎维模拟CMOS集成电路设计的主要目标。
拉扎维模拟CMOS集成电路设计的主要目标是通过集成电路设计技术来实现高性能、低功耗、低噪声、高稳定性的模拟电路。
具体目标包括：1.高性能：通过优化电路结构和参数，提高电路的增益、带宽和速度，以满足高性能模拟信号处理需求。
2.低功耗：采用低功耗设计技术，减少功耗和电源电压，提高电路的能效比，延长电池寿命。
3.低噪声：通过降低噪声源和优化电路设计，减少电路的噪声，并提高信号与噪声比，以提高电路的信号处理能力。
4.高稳定性：通过减小电路参数的变化范围、提高电路对温度、工艺和电源电压的抵抗能力，提高电路的稳定性和可靠性。
综合上述目标，拉扎维模拟CMOS集成电路设计致力于设计出符合实际需求，并具有良好性能、可靠性和可实施性的模拟电路。
第二题题目：什么是负载效应？在拉扎维模拟CMOS集成电路中如何考虑负载效应？负载效应是指当负载改变时，电路的工作条件和性能表现发生变化的现象。
在拉扎维模拟CMOS集成电路中，考虑负载效应是非常重要的。
拉扎维模拟CMOS集成电路中，电路的输入和输出之间会存在阻抗差异，从而导致在连接电路之间引入额外的电容和电阻负载。
这些负载对电路的工作状态产生影响，可能导致增益降低、频率响应偏移、功耗增加等问题。
为了考虑负载效应，在拉扎维模拟CMOS集成电路设计中，需要进行以下步骤：1.电路参数分析：通过计算和仿真，分析电路的输入和输出阻抗，确定电路的负载情况。
2.负载效应补偿：根据负载效应分析结果，采取一系列补偿措施来消除或减小负载效应对电路性能的影响。
例如，可以通过优化电路的结构或参数来改变电路的负载特性，使其更符合设计要求。
3.电路稳定性分析：在设计过程中，还需要对电路的稳定性进行分析。
如果负载效应较大，可能会导致电路的振荡或不稳定现象。
通过稳定性分析，可以预测和避免这些问题的发生。
《集成电路设计(第2版)》习题答案10-12章
第11章
1. 简述VLSI 设计的一般流程和涉及的问题。 典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。 高层综合也称行为级综合， 它是将系统的行为、 各个组成部分的功能及输入和输出， 用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高 层次硬件仿真进行验证。 逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网 表描述），同时还要进行门级逻辑仿真和测试综合。 物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元 确定其几何形状、大小及位置，确定单元间的连接关系。
特点： （1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供 电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储 数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主 存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗 低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。 （2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取， 而不允许对存储 的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会 保存完好。 掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产 时价格便宜。 在可编程ROM中， 熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的， 一旦写入后数据就不能再进行擦除和修改。 而EPROM、 EEPROM 中的数据分别可以通过紫外光 照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通 过外加高电压来擦除，其写入速度比EEPROM更快。
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集成电路设计方案习题答案章
CH1
1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？
晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE 定律
2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计
3．多工程晶圆<MPW）技术的特点是什么？对发展集成电路设计有什么意义？
MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？
系统，电路，工具，工艺方面的知识
CH2
1．为什么硅材料在集成电路技术中起着举足轻重的作用?
原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11
3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？
接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触
4．说出多晶硅在CMOS工艺中
的作用。
P13
5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,
6．SOI材料是怎样形成的，有什么特点?
SOI绝缘体上硅，能够经过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低
7. 肖特基接触和欧姆型接触各有什么特点？
肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子能够容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21
CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长
2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
P28,29
3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。
曝光方式有接触与非接触两种。
4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？
X 射线<X-ray）具有比可见
光短得多的波长，可用来制作更高分辨率的掩膜版。
电子束扫描法，，由于高速电子的波长很短，分辨率很高
5．说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
热扩散掺杂和离子注入法。
与热扩散相比，离子注入法的优点如下：1.掺杂的过程可经过调整杂质剂量与能量来精确控制杂质分布。
2.可进行小剂量的掺杂。
3.可进行极小深度的掺杂。
4.较低的工业温度，故光刻胶可用作掩膜。
5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。
缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复
6．列出干法和湿法氧化法形成SiO2的化学反应式。
干氧湿氧
CH4
1．Si工艺和GaAs工艺都有哪些晶体管结构和电路形式？见表4.1
2．比较CMOS工艺和GaAs工艺的特点。
CMOS工艺技术成熟，功耗低。
GaAs工艺技术不成熟，工作频率高。
3.什么是MOS工艺的特征尺
寸？
工艺能够实现的平面结构的最小宽度，一般指最小栅长。
4.为什么硅栅工艺取代铝栅工
艺成为CMOS工艺的主流技术？
铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤<MASK STEP），不容易
对齐。
硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。
5.为什么在栅长相同的情况下
NMOS管速度要高于PMOS 管？
因为电子的迁移率大于空穴的迁移率
6．简述CMOS工艺的基本工艺流程。
P.52
7．常规N-Well CMOS工艺需要哪几层掩膜？每层掩膜分别有什么作用？P50表4.3
CH5
6.说出MOSFET的基本结构。
MOSFET由两个PN结和一个MOS电容组成。
7.写出MOSFET的基本电流方
程。
8.MOSFET的饱和电流取决于
哪些参数？
饱和电流取决于栅极宽度W，栅极长度L，栅-源之间压降，阈值电压，氧化层厚度，氧化层介电常数
9.为什么说MOSFET是平方率
器件？
因为MOSFET的饱和电流具有平方特性
10.什么是MOSFET的阈值电
压？它受哪些因素影响？
阈值电压就是将栅极下面的Si表面从P型Si变成N型Si 所必要的电压。
影响它的因素有4个：材料的功函数之差，SiO2层中能够移动的正离子的影响，氧化层中固定电荷的影响，界面势阱的影响
11.什么是MOS器件的体效
应？。