高速信号的扩频时钟的测试分析
扩频时钟SSC测量
力科应用简介 No.738L.A.B.SSC测量使用DSO进行更多的扩频时钟测量扩频时钟(SSC)在电子系统中正越来越明显。
使用已知调制波对时钟调频会扩大时钟的频谱，以降低峰值频谱功率。
这种峰值功率电平下降是必须的，以满足更严格的电磁干扰标准。
为保证采用这种SSC技术的系统能够正确运行，必须了解实际调制特点。
力科J-260抖动和定时分析软件可以迅速简便地从SSC波形中提取信息。
在图1中，我们使用时间周期的JitterTrack™ (曲线B)，查看时钟周期随时间变化。
很明显，调制的形状是三角形。
但是，测量结果中的高噪声电平使得很难可靠地确定调制频率。
通过采用时间间隔误差(TIE)的JitterTrack，可以简便地、非常清楚地查看信号的瞬时相位变化。
瞬时相位在调制频率上还呈现出周期性特点，得到了可靠的频率测量结果，如波形显示格线下面的参数读数所示。
可以同时得到时钟频率和调制频率的读数。
TIE函数测量采集的波形边沿相对于理想时钟的时间差，可以视为时钟信号瞬时频率的一部分。
由于时钟使用三角波进行调频，因此相位变化呈抛物线形状。
相位测量的累积特点导致噪声电平较低。
可以应用快速傅立叶变换(FFT)，测量由于扩频导致的峰值频谱功率电平的有效下降程度。
图2显示了这一测量的设置步骤。
曲线B是采集的信号的FFT(上面的曲线)。
我们使用FFT平均函数对FFT进行平均(曲线C)。
我们对66.67 MHz的正常时钟及扩频时钟都执行这一过程。
第一个测量存储在其中一个示波器内存中(曲线D)，并与第二个测量进行比较(曲线C)。
图1 我们使用JitterTrack函数，考察扩频时钟调制特点。
时间间隔误差的JitterTrack读取调制频率。
在图3中，两个频谱叠加在一个网格上，显示由于扩频导致的峰值功率电平下降。
在本例中，两者相差大约-7 dB。
尽管在配有抖动和定时分析选项的任何力科示波器上都可以进行这些测量，但J-260抖动分析软件可以直接从前面板上进入这些测量，在进行关键定时测量时，明显节约了设置时间和测量时间。
SDH时钟指标时钟功能的测试方法
SDH时钟指标时钟功能的测试方法SDH（Synchronous Digital Hierarchy）是一种用于光纤通信的传输技术和协议。
SDH网络中的时钟是非常关键的一个指标，它决定了整个网络系统的正常运行和性能。
一、SDH时钟指标1. 主时钟（Primary Reference Clock，PRC）：主时钟是整个SDH网络中的最高级时钟，它通过全球卫星导航系统（GNSS）或其他高精度设备提供。
PRC信号的频率稳定性要求非常高，通常要在正常运行条件下保持一定时间（例如，每24小时的最大误差在1微秒以内）。
2. 一级时钟（Level 1 Clock，LT）：一级时钟的频率是由PRC提供的，它必须能够在整个SDH网络中分发同步时钟，并且保持精确的频率稳定性。
3. 二级时钟（Level 2 Clock，LL）：二级时钟是从一级时钟派生而来的时钟，它在SDH网络中的传输链路上分发时钟。
二级时钟的频率误差要求比一级时钟高，但要求低于特定的阈值。
4. 三级时钟（Level 3 Clock，L3）：三级时钟是在SDH网络中的最低一级时钟，它从二级时钟派生而来，并在SDH网络中的不同设备之间同步时钟。
1.频率稳定性测试：该测试目的是检查时钟的频率稳定性是否满足要求。
可以通过比较时钟信号和基准时钟信号的频率差异来判断频率稳定性。
测试方法包括直接测量频率偏差、频率档差、频率跟踪和频率回损等。
2.相位稳定性测试：该测试目的是检查时钟的相位稳定性是否满足要求。
可以通过比较时钟信号和基准时钟信号的相位差异来判断相位稳定性。
测试方法包括直接测量相位偏差、相位档差和相位跟踪等。
3.时钟分布测试：该测试目的是检查时钟在SDH网络中的传输链路上是否能够正确分发和同步。
可以通过在不同设备之间进行时钟分发和同步测试来判断时钟分布是否正常。
4.脱锁恢复测试：该测试目的是检查时钟在遇到故障情况时是否能够迅速恢复同步状态。
可以通过模拟故障情况，如断开时钟链路、断电等，在故障恢复后检查时钟是否能够迅速恢复同步。
高速串行接口设计中的时域分析技巧
高速串行接口设计中的时域分析技巧在高速串行接口设计中，时域分析是非常重要的一环。
时域分析是指对信号在时间轴上的变化进行分析，帮助我们理解信号在系统中的传输过程以及可能出现的问题。
下面我们将介绍一些在高速串行接口设计中常用的时域分析技巧。
首先，时域分析中最基本的概念就是时钟和数据。
时钟信号在高速串行通信中扮演着非常重要的角色，它用于同步收发双方的数据传输。
因此，在进行时域分析时，我们首先需要确保时钟信号的质量和稳定性。
通过时域分析可以观察时钟信号的上升和下降沿的斜率、噪声水平等情况，进而优化时钟信号的传输效果。
其次，时域分析中常用的技巧之一是时钟与数据的对齐。
在高速串行接口设计中，时钟与数据的对齐是非常关键的一步，对齐不准确会导致数据传输错误。
通过时域分析可以确定时钟和数据之间的相位偏差，进而校准时钟和数据的对齐，确保信号传输的准确性。
另外，在时域分析中，我们还需要关注信号的时延。
信号的传输时延会影响数据的到达时间，从而影响系统的性能。
通过时域分析可以测量信号的传输时延，找出时延较大的部分，并采取相应的措施进行优化，以确保信号的准确传输。
此外，时域分析还可以用于观察信号的波形，包括时钟、数据和校准信号的波形。
通过分析波形可以发现信号中存在的噪声、抖动等问题，进而采取相应的措施进行抑制和优化，提高系统的性能。
最后，在高速串行接口设计中，时域分析还可以用于验证系统设计的合理性。
通过对信号的时域特性进行分析，可以验证系统是否符合设计要求，是否存在潜在的问题，并及时调整和优化设计方案。
综上所述，时域分析在高速串行接口设计中具有非常重要的作用。
通过时域分析可以优化时钟信号质量、实现时钟与数据的对齐、测量信号的传输时延、观察信号的波形以及验证系统设计的合理性，从而保证系统稳定可靠地运行。
因此，在高速串行接口设计中，我们应该充分利用时域分析技巧，以提高系统性能和稳定性。
信号传输延迟与时钟频率分析的方法与工具
信号传输延迟与时钟频率分析的方法与工具随着现代电子设备的发展和需求的不断增加，信号传输延迟和时钟频率成为了关键的技术指标。
在电子系统设计和调试过程中，正确分析和处理信号传输延迟与时钟频率是至关重要的。
本文将介绍一些常用的方法和工具，以帮助工程师更好地分析信号传输延迟与时钟频率。
1. 信号传输延迟分析方法信号传输延迟是指信号从发送端到达接收端所需的时间。
它受到许多因素的影响，如信号传播速度、电缆长度、驱动电流等。
下面是一些信号传输延迟分析常用的方法。
1.1 延迟时间测量法延迟时间测量法是基于测量信号从发送到接收所需的时间，利用计时器器件来实现。
可以通过将信号分为发送和接收两个部分，并用计时器测量两者之间的时间差来确定信号传输延迟。
1.2 时钟周期测量法时钟周期测量法是通过测量时钟的周期数来评估信号传输延迟。
通过在发送端和接收端分别引入时钟周期计数器，可以准确测量信号在传输过程中经历的时钟周期数，从而计算出传输延迟。
1.3 传输线建模法传输线建模法基于电磁理论和传输线特性，将传输线视为延迟元件，通过建模传输线的电气参数来评估信号传输延迟。
这种方法需要考虑电缆长度、阻抗匹配、传输介质等因素，能够更准确地评估信号传输延迟。
2. 时钟频率分析方法时钟频率是指时钟信号的频率，它直接影响电子系统的运行速度和性能。
在设计高速电子系统时，正确分析和处理时钟频率至关重要。
以下是一些常用的时钟频率分析方法。
2.1 模拟电路分析法模拟电路分析法利用模拟电路仿真工具对时钟信号进行分析。
通过建立电路模型，将时钟信号引入仿真环境中进行仿真，可以得到信号的频率响应和波形信息。
这种方法适用于分析和优化时钟信号的稳定性和噪声性能。
2.2 时钟周期分析法时钟周期分析法基于时钟周期的测量，用来评估时钟信号的频率。
通过在时钟源和目标器件之间引入时钟周期计数器，并测量两者之间的时间差，可以准确测量时钟信号的频率。
2.3 时序分析法时序分析法用于分析和验证电子系统的时序约束和时钟频率。
信号完整性基础系列之十二——扩频时钟(SSC)及其测量方法
信号完整性基础系列之十二——扩频时钟（SSC）及其测量方法汪进进美国力科公司深圳代表处扩频时钟(SSC)就是频率按一定规律变化的时钟。
SSC是英文Spread Sp ectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Mu ltiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SSC。
当前热门的U SB3.0一致性测试中更是特别强调了SSC的测量。
图一SSC带来的频谱变化图二FCC的规定EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pen tium? 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8M Hz时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
宽带高速信号检测与频域测量技术研究
宽带高速信号检测与频域测量技术研究宽带高速信号检测与频域测量技术研究近年来，随着信息技术的快速发展，互联网的普及和数字化时代的到来，宽带高速通信已经成为了日常生活和工作中的重要组成部分。
然而，随着宽带网络的不断发展，网络信号质量的监测和调试变得越来越关键。
宽带高速信号检测是指对传输过程中的信号进行有效的跟踪和监测，以确保信号的稳定性、可靠性和高质量传输。
频域测量技术则是通过对信号的频谱进行分析，探测和评估信号的频率分布和功率特性，从而提供更全面准确的信号质量判断。
宽带高速信号的检测与测量主要面临以下几个挑战：首先，宽带高速信号的传输速率相对较快，使得对传输信号的监测和测量变得更加困难。
传统的信号检测设备往往无法满足高速信号的采样和处理要求，因此需要采用更先进的检测设备和算法。
其次，宽带高速信号在传输过程中容易受到各种干扰和衰减，如噪声、多径效应等。
这些干扰会导致信号的失真和降质，因此需要针对不同的干扰源进行监测和消除。
此外，宽带高速信号的频率范围较宽，需要使用更广泛的频域分析技术来进行测量。
传统的时域测量技术已经无法满足对频谱特性的准确评估，因此需要引入更多的频域分析工具和算法。
针对上述挑战，目前已经有了许多有效的宽带高速信号检测与频域测量技术。
首先是高速数据采集技术，它采用了更快的模数转换器和采样器，可以实现对高速信号的准确采样和处理。
这些采样设备能够以更高的速率对信号进行采样，并利用先进的处理算法对采样数据进行解析。
其次是均衡和编码技术，它能够在信号传输过程中进行自适应调整和纠正，以消除或减小传输中的失真和干扰。
均衡技术可以通过对信号进行整形和滤波来消除传输中的失真，而编码技术可以通过对信号进行差错编码和解码来实现信息的冗余和错误纠正。
此外，频域分析技术也是宽带高速信号检测与测量中的重要工具。
这些技术可以对信号的频谱进行分析，包括功率谱密度、频域响应等。
通过对信号频域特性的评估，可以判断信号的准确度、稳定性和质量。
高速铁路通信信号的频域与时域分析
高速铁路通信信号的频域与时域分析随着科技的不断发展和社会的进步，高速铁路的建设和运营成为现代交通运输的重要组成部分。
在高速铁路系统中，通信信号的稳定传输和高效性至关重要。
为了保证高速铁路通信系统的可靠性和性能，对其信号进行频域和时域分析是必不可少的步骤。
频域分析是一种将信号从时域转换为频域的方法，通过分析信号在不同频率上的特征，可以获得关于信号频谱和频率成分的信息。
在高速铁路通信系统中，频域分析可以帮助我们了解信号在不同频率范围内的功率分布、频率特性和噪声水平等。
对信号进行频域分析的常用方法有傅里叶变换和功率谱密度分析。
傅里叶变换是一种将信号从时域转换为频域的数学方法，将信号分解为不同频率的复指数。
通过傅里叶变换，我们可以得到信号的频谱图，观察信号的主要频率成分和频谱特性。
在高速铁路系统中，我们可以利用傅里叶变换来分析通信信号在不同频率上的功率分布和频率特性，进而评估系统的性能和噪声干扰情况。
功率谱密度分析是一种评估信号频率成分的方法，它可以帮助我们定量地描述信号的频率分布和功率分布。
在高速铁路通信系统中，功率谱密度分析可以提供关于信号功率在不同频率上的信息，进而了解信号的频域特性和干扰情况。
通过对通信信号进行功率谱密度分析，我们可以评估系统的抗干扰能力和信号传输的稳定性。
除了频域分析，时域分析也是对高速铁路通信信号进行分析的重要手段。
时域分析是一种研究信号在时间上的变化规律的方法，可以直观地观察信号的振幅、波形和脉冲特性。
通过对通信信号在时域上的分析，可以了解信号的传输延迟、响应时间和幅度变化等信息。
时域分析通常包括对信号的波形图、脉冲响应图和自相关函数等的研究。
通过观察信号的波形和脉冲响应，我们可以判断信号是否存在失真、噪声以及时域上的变化特征。
自相关函数可以帮助我们衡量信号的相关性和周期性，从而评估信号传输的稳定性和抗干扰能力。
综上所述，频域和时域分析是对高速铁路通信信号进行全面评估和优化的重要方法。
电子论文-高速互联链路中参考时钟的抖动分析与测量
高速互联链路中参考时钟的抖动分析与测量中兴&力科 高速信号测试技术联合实验室 陈明华 张昌骏摘要在高速互联链路中，发送器的参考工作时钟的抖动是影响整个系统性能的关键因素之一。
本文对时钟抖动的主要概念、测试方法及注意事项、测试难点进行分析和探讨。
高速互联链路介绍任何一个通信链路都包含三个部分：发送器（TX）、媒质（信道）、接收器（RX）。
对于高速的串行互联链路也包含这三个部分，如下图1所示为一个典型的高速互联链路的结构图。
其中发送器包括了：并行转换串行、编码（比如8b10b编码）、发送信号优化（如预加重）、发送驱动等功能。
接收器包括了：时钟恢复、数据恢复、接收信号优化（如均衡）、串行转化并行、解码等功能。
传输通道则由印刷电路板的走线、过孔、连接器、插卡的金手指、电缆、光纤等组成。
从整个链路的组成来看，发送器参考时钟的抖动在串并转换时就引入到整个链路中，影响着TX端发送出的数据的抖动，而接收器要从这些数据中恢复出时钟来进行后续的处理。
可以看出发送器参考时钟的性能对整个链路的性能起到很关键的作用。
本文从时钟抖动的相关概念、测试实例、测试注意事项、测试难点几方面对时钟抖动测试进行分析和探讨。
图1：串行互联链路的结构示意图三种时钟抖动的定义，峰峰值与有效值时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。
理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。
如图2所示TIE 抖动的示意图，I1、I2、I3、In-1、In 是时钟第一个到第n 个上升沿与理想时间位置的偏差，将I1、I2到In 进行数理统计，在所有样本的找出最大值和最小值，两者相减可以得到TIE 抖动的峰峰值，即：假设N为测量的样本总数，抖动的平均值可表示为：抖动的有效值（即RMS 值）为所有样本的1个Sigma 值，即：周期抖动（Period Jitter ）是多个周期内对时钟周期的变化进行统计与测量的结果。
信号完整性系列之十二—— 扩频时钟(SSC)及其测量方法
频时钟就是频率按一定规律变化的时钟。
SSC是英文Spread Spectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Multiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI 测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SS。
当前热门的USB3.0一致性测试中更是特别强调了SSC 的测量。
图一 SSC带来的频谱变化图二 FCC的规定EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pentium® 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8MHz 时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
09 时钟单调性问题调试
高速信号常见问题分析（一）----一个25MHZ时钟信号的单调性问题测试分析美国力科公司上海代表处胡为东【摘要】本文结合实际测试中遇到的时钟信号回沟问题介绍了高速信号的概念，进一步阐述了高速信号与高频信号的区别，分析了25MHZ时钟信号沿上的回沟等细节的测试准确度问题，并给出了高速信号测试时合理选择示波器的一些建议。
【关键词】高速信号示波器时钟回沟带宽采样率一、问题的提出下图1为一个25MHZ 时钟信号的测试结果截图：图1 使用一个1G带宽、10GS/S的示波器测试一个25M的时钟信号的频率、上升时间等测试结果测得上升时间为485ps，时钟频率为25MHZ左右。
从这个测试结果图上我们并不能看出什么问题来，时钟频率的偏差也很小。
对于时钟信号，我们通常是使用其上升沿或者下降沿的中间电平位置来采样数据，因此时钟信号上升沿或者下降沿的单调性就显得非常重要。
下图2为该时钟上升沿的细节，从该图上我们可以清楚的看到示波器对该信号的采样点位置及采样点个数。
图2 使用一个1G带宽、10GS/S的示波器测试一个25M的时钟上升沿的测试结果从图2上我们可以看到波形上升沿比较平滑，单调性很好。
那么如果我们用一个更高带宽、更高采样率的示波器来测这个时钟会有什么样的变化呢？下图3为用一个6G带宽的示波器，20GS/s采样率去测量该时钟信号，我们发现在该时钟信号的上升沿的中点位置处明显有一个回沟，说明事实上该时钟信号的上升沿是非完全单调的！图3使用一个6G带宽、20GS/S的示波器测试一个25M的时钟上升沿的测试结果那么到底是由于示波器带宽的原因还是由于示波器采样率的原因导致该时钟信号在1G 带宽的示波器上和6G带宽的示波器上测试结果的差异呢？下图4为用一个6G带宽的示波器，10GS/s采样率去测量该时钟信号的测试结果图：图4 使用一个6G带宽、10GS/S的示波器测试一个25M的时钟上升沿的测试结果从图4中我们可以看到，波形的回沟已经变得很不明显，和1G带宽，10GS/s采样率的示波器测得的结果很类似，另外我们还将6GHZ带宽的示波器带宽限制到了1GHZ ,当使用10Gs/s的采样率的时候，上升沿上看不到回沟；当使用20Gs/s的采样率的时候，能够看到回沟，通过分析比较我们应该可以认为该时钟信号的非单调边沿未能准确测试主要原因应该是示波器采样率不足，示波器带宽也可能有一定的影响，但是影响应该很小。
信号完整性系列之十二—— 扩频时钟(SSC)及其测量方法
频时钟就是频率按一定规律变化的时钟。
SSC是英文Spread Spectrum Clocking 的简称，在PC和通信行业都有广泛应用。
根据傅立叶变换原理，固定频率的时钟，其频谱能量集中在基波频率上，不易通过FCC，CISPR，VDE等认证，而频率变化的时钟，其频谱能量被分散在一定频谱范围上，峰值能量能减小2-18dB，如图一所示。
扩频方法在通信行业被用做一种信号编码的方法，这种方法原理上具有减小EMI的优势，所谓CDMA（Code Division Multiple Access）手机辐射小就是这个道理，因此电信运营商将CDMA称为“绿色通信”。
扩频之后频谱的总能量没有减少，但由于FCC等规定的是电子设备发射的最大EMI不能超标，如图二所示，所以说SSC是降低EMI的有效方法。
虽然EMI的减少可通过PCB布线，滤波，屏蔽等多种手段，但现在新的FFC要求PC主板能“开箱”通过EMI 测试，通过外壳屏蔽的方法已不能满足这种要求，SSC成了降低EMI的必要手段。
现在的主板芯片供应商都会支持芯片的扩频时钟功能。
PCI-E,SATA,SAS,等几乎所有的高速芯片都支持SS。
当前热门的USB3.0一致性测试中更是特别强调了SSC 的测量。
图一 SSC带来的频谱变化图二 FCC的规定EMI的减少量和频率变化的调制程度有关。
频率变化范围越大，EMI降低越大。
但频率变化范围太大又会使PC系统时序设计带来困难。
在Intel的Pentium® 4处理器中，建议这种频率变化要小于时钟频率的0.8%。
对于 100MHz 的时钟，如果按±0.8%来调制，频率的摆动范围就是99.2MHz-100.8MHz。
但是如果要设计一个100MHz作为参考时钟的系统，调制后时钟频率工作到100.8MHz 时，处理器可能会工作到超出额定频率，带来不可预知的问题，所以在实际系统中，一般都采用负向调制以保证总线时序上的最小周期要求。
高速数字电路设计中的时钟延迟分析
高速数字电路设计中的时钟延迟分析时钟延迟分析在高速数字电路设计中起着至关重要的作用。
时钟信号被认为是整个数字电路中最重要的信号之一，因为它控制着整个系统的节奏和同步。
然而，在高速数字电路设计中，时钟延迟可能会对系统性能产生严重影响，因此对时钟延迟进行准确的分析变得至关重要。
时钟延迟是指时钟信号从发送端到接收端传输所需的时间。
在高速数字电路设计中，由于信号传输的速度非常快，即使微小的延迟也可能会导致系统性能下降甚至系统失效。
因此，设计工程师需要对时钟延迟进行精确的分析和优化，以确保系统的可靠性和性能。
时钟延迟分析首先需要对整个数字电路进行建模。
通过建立时钟信号从发送端到接收端的传输路径模型，可以准确地计算时钟延迟。
在建模过程中，需要考虑电路中的各种延迟元件，包括导线延迟、缓冲器延迟、器件延迟等。
同时，还需要考虑信号传输中可能遇到的干扰，如串扰、噪声等对时钟延迟的影响。
一旦建立了数字电路的时钟延迟模型，接下来就是进行时钟延迟分析。
通过使用时序分析工具，设计工程师可以对时钟信号的传输路径进行精确的时序分析，包括时钟频率、时钟占空比、时钟信号的到达时间等。
在时钟延迟分析过程中，设计工程师需要考虑时钟信号的波形变化，以及时钟信号在信号传输过程中可能遇到的时序偏移等问题。
除了对时钟延迟进行分析，设计工程师还需要根据分析结果进行时钟延迟优化。
通过调整电路中的延迟元件、优化信号传输路径等方法，可以减小时钟延迟，提高系统的性能和可靠性。
同时，设计工程师还需要进行时钟布线设计，在布线过程中考虑时钟延迟对系统性能的影响，减小时钟延迟对系统的影响。
总而言之，时钟延迟分析在高速数字电路设计中扮演着至关重要的角色。
准确的时钟延迟分析可以帮助设计工程师找出系统中存在的问题，优化系统性能，提高可靠性。
因此，设计工程师需要对时钟延迟进行深入的研究和分析，以确保数字电路设计的成功。
高速信号常见问题分析-一个25mhz时钟信号的单调性问题测试分析
高速信号常见问题分析（一）----一个25MHZ时钟信号的单调性问题测试分析胡为东美国力科公司上海代表处2008年10月【摘要】本文结合实际测试中遇到的时钟信号回沟问题介绍了高速信号的概念，进一步阐述了高速信号与高频信号的区别，分析了25MHZ时钟信号沿上的回沟等细节的测试准确度问题，并给出了高速信号测试时合理选择示波器的一些建议。
【关键词】高速信号示波器时钟回沟带宽采样率一、问题的提出下图1为一个25MHZ 时钟信号的测试结果截图：图1 使用一个1G带宽、10GS/S的示波器测试一个25M的时钟信号的频率、上升时间等测试结果测得上升时间为485ps，时钟频率为25MHZ左右。
从这个测试结果图上我们并不能看出什么问题来，时钟频率的偏差也很小。
对于时钟信号，我们通常是使用其上升沿或者下降沿的中间电平位置来采样数据，因此时钟信号上升沿或者下降沿的单调性就显得非常重要。
下图2为该时钟上升沿的细节，从该图上我们可以清楚的看到示波器对该信号的采样点位置及采样点个数。
图2 使用一个1G带宽、10GS/S的示波器测试一个25M的时钟上升沿的测试结果从图2上我们可以看到波形上升沿比较平滑，单调性很好。
那么如果我们用一个更高带宽、更高采样率的示波器来测这个时钟会有什么样的变化呢？下图3为用一个6G带宽的示波器，20GS/s采样率去测量该时钟信号，我们发现在该时钟信号的上升沿的中点位置处明显有一个回沟，说明事实上该时钟信号的上升沿是非完全单调的！图3使用一个6G带宽、20GS/S的示波器测试一个25M的时钟上升沿的测试结果那么到底是由于示波器带宽的原因还是由于示波器采样率的原因导致该时钟信号在1G带宽的示波器上和6G带宽的示波器上测试结果的差异呢？下图4为用一个6G带宽的示波器，10GS/s采样率去测量该时钟信号的测试结果图：图4 使用一个6G带宽、10GS/S的示波器测试一个25M的时钟上升沿的测试结果从图4中我们可以看到，波形的回沟已经变得很不明显，和1G带宽，10GS/s采样率的示波器测得的结果很类似，另外我们还将6GHZ带宽的示波器带宽限制到了1GHZ ,当使用10Gs/s的采样率的时候，上升沿上看不到回沟；当使用20Gs/s的采样率的时候，能够看到回沟，通过分析比较我们应该可以认为该时钟信号的非单调边沿未能准确测试主要原因应该是示波器采样率不足，示波器带宽也可能有一定的影响，但是影响应该很小。
硬件测试中的高速信号与时钟测试技术
硬件测试中的高速信号与时钟测试技术高速信号与时钟在硬件设计中起着至关重要的作用，因此在硬件测试过程中需要采用一些专门的技术来确保其质量和可靠性。
本文将介绍一些常用的高速信号与时钟测试技术，以帮助工程师们更好地进行硬件测试。
一、高速信号测试技术1. 信号完整性测试信号完整性测试是用于评估信号在传输过程中的质量和准确性的一种测试技术。
它可以检测到信号的衰减、延迟、波形失真等问题，帮助工程师确定信号传输的最大速率和最佳参数设置。
在进行信号完整性测试时，常用的方法包括时域反射技术（TDR）和频域反射技术（FDR）。
TDR可以通过测量信号在传输线上的反射来判断线路的损耗和延迟情况，而FDR则可以通过检测信号的频谱来评估信号的失真情况。
2. 眼图测试眼图是一种以眼形图案显示信号质量的测试方法。
它可以通过在显示设备上绘制出接收到的信号波形的形状来评估信号的稳定性和准确性。
在进行眼图测试时，需要使用专门的仪器来采集和分析信号波形。
通过评估眼图的打开度、噪音水平、边缘速率等参数，工程师们可以判断信号传输的质量，从而进行合适的调整和优化。
3. 串扰测试在高速信号传输中，串扰是一种常见的问题。
它指的是在多个信号线路之间相互干扰，导致信号失真或者传输错误。
为了确保高速信号的质量，工程师们需要进行串扰测试来评估并解决潜在的串扰问题。
串扰测试通常需要使用专门的仪器和软件来模拟和分析信号的传播过程。
通过测量信号之间的传播路径和干扰程度，工程师们可以确定信号线路的布局和设计是否满足要求，并采取相应的措施进行改进。
二、时钟测试技术1. 时钟相位噪声测试时钟相位噪声是指时钟信号的相位偏移和波动。
它可以是由于时钟源、传输线路、器件本身等因素引起的，对系统性能和稳定性有着重要影响。
在时钟相位噪声测试中，常用的方法包括频谱分析和相位噪声测量。
频谱分析可以通过测量时钟信号的频谱来评估相位噪声的特性，而相位噪声测量则可以直接测量时钟信号的相位偏移和波动。
高速数字电路设计中的时钟信号分析
高速数字电路设计中的时钟信号分析在高速数字电路设计中，时钟信号分析是一个至关重要的环节。
时钟信号在数字电路中扮演着同步和调控的角色，确保各个部件能够按照预定的节奏工作，保证整个系统的稳定性和可靠性。
因此，正确地分析和设计时钟信号是设计数字电路的重要一环。
首先，时钟信号的频率是时钟设计中的一个关键参数。
时钟信号的频率决定了系统的工作速度和性能。
在设计时钟信号时，需要考虑系统的整体需求和性能要求，选择合适的时钟频率。
通常情况下，时钟频率越高，系统性能越好，但也会增加功耗和设计复杂度。
因此，在选择时钟频率时需综合考虑系统的实际需求和性能指标。
其次，时钟信号的相位和延迟也是时钟设计中需要关注的重要参数。
时钟信号的相位关系着各个部件的协同工作和数据的传输速度。
合理设计时钟信号的相位可以有效地减少系统中的时序问题和数据传输错误。
而时钟信号的延迟则影响着系统的响应速度和数据传输效率。
因此，在设计时钟信号时，需要严格控制时钟信号的相位和延迟，确保系统的稳定性和性能。
另外，时钟信号的波形和质量也是时钟设计中需要考虑的重要因素。
时钟信号的波形应当稳定、清晰，确保各个部件能够准确地识别和响应时钟信号。
而时钟信号的质量则包括时钟信号的峰值、占空比、上升时间和下降时间等参数，质量好的时钟信号可以降低系统中的时序问题和数据传输错误。
因此，在设计时钟信号时，需要选择合适的时钟源和时钟分配策略，确保时钟信号的波形和质量达到要求。
最后，在高速数字电路设计中，时钟信号的布线和阻抗匹配也是一个重要的考量因素。
时钟信号的布线设计直接影响着时钟信号的传输速度和稳定性，合理设计时钟信号的布线可以有效地减少信号串扰和传输延迟。
而时钟信号的阻抗匹配则关系着信号的功耗和抗干扰能力，正确匹配时钟信号的阻抗可以提高系统的稳定性和可靠性。
因此，在设计时钟信号时，需要合理设计时钟信号的布线和确保时钟信号的阻抗匹配，以提高系统的性能和可靠性。
综上所述，时钟信号在高速数字电路设计中扮演着至关重要的角色，设计好时钟信号是确保系统性能和可靠性的关键一环。
高速信号测试常见问题分析(上)——一个25MHz时钟信号的单调性问题测试分析
高速信号测试常见问题分析(上)——一个25MHz时钟信号
的单调性问题测试分析
胡为东
【期刊名称】《国外电子测量技术》
【年(卷),期】2009()1
【摘要】本文结合实际测试中遇到的时钟信号回沟问题介绍了高速信号的概念,进一步阐述了高速信号与高频信号的区别,分析了25MIIz时钟信号沿上的回沟等细节的测试准确度问题,并给出了高速信号测试时合理选择示波器的一些建议。
【总页数】4页(P9-12)
【关键词】高速信号;示波器;时钟;回沟;带宽;采样率
【作者】胡为东
【作者单位】中兴通讯南京研究所高速实验室
【正文语种】中文
【中图分类】TN929.53;TS101.923
【相关文献】
1.研究地铁通信系统向AFC和信号系统提供时钟信号的测试方案 [J], 李华
2.高速时钟信号的信号完整性测试与分析 [J], 沈慧敏;戎蒙恬
3.联华电子选择Agilent 93000 SOC系列测试仪——全球领先的半导体专工厂采用93000进行高速数字信号和混合信号测试 [J],
4.高速信号测试常见问题分析(下)——高速信号线跨沟对眼图抖动的影响分析 [J],
胡为东
5.高速信号的SSC扩频时钟测试分析 [J], 胡为东
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扩频时钟(SSC)简介
扩频时钟(S S C)简介-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIANSSC是英文Spread Spectrum Clocking的缩写，中文意思为“扩频时钟”，当下的绝大多数高速芯片，如PCIE、SATA、SAS、USB3.0等都支持SSC功能。
那么SSC究竟是干什么的呢？SSC的主要目的是减小EMI辐射。
EMI一直是高速系统设计的难点，在传统设计中，主要通过滤波、接地、屏蔽等方法来减小EMI辐射，这些方法都是通过改变/切断EMI辐射路径来达到减小EMI辐射的目的，往往设计成本比较高，另外还有一种更好的治本方法，那就是在EMI源头上做文章，减小EMI的产生，SSC技术就是其中一种。
学过信号与系统课程的同学都知道，对于固定频率的时钟，所有能量都集中在其基频上，其频谱很窄，但幅度很高，对外辐射能量很大，而对于频率变化的时钟，其能量会分散在一定频率范围上。
如上图所示，SSC时钟频谱平均分布在一定范围内，幅度很小，不会产生太大的EMI辐射。
一般用扩展率δ来衡量时钟扩展的深度，假设扩展前时钟频率为fc，频率扩展范围为Δf，则有：向下方向扩频率：δ = -Δf /fc *100%中心方向扩频率：δ = ±1/2Δf/fc *100%向**向扩频率：δ = Δf/fc*100%扩频率不能太小，也不能太大，太小了达不到预期效果，太大了不能满足总线的时序要求，引起系统误码，大多数高速芯片的SSC扩频率在0.5%左右。
扩频的方法如下：假设有某时钟Y(t) = Asin2πfct，用w(t)波形来对基频时钟进行扩频，则扩频后的时钟Y’(t) = Asin2π(fc+w(t))t，未经扩频的时钟频谱是位于fc的一条谱线，幅度为:A2/2，由于该频谱只是一条谱线，其幅度与频谱带宽B无关。
但是，扩频时钟的频谱幅度取决其带宽B。
由于扩频时钟的功率在Δf 频带内分布相当均匀，其幅度为:A2B/(2Δf)，这样，我们可以得到EMI抑制率S 为： S = 10log((A2/2)/( A2B/(2Δf))) = 10log(Δf/B)，单位为dB。
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胡为东系列文章之二
高速信号的SSC扩频时钟测试分析
美国力科公司胡为东摘要：由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。
因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射，如进行合理的PCB布线、滤波、屏蔽等。
由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。
因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum Clocking）即扩频时钟的功能，采用SSC的功能可以有效的降低信号所产生的EMI。
当前PCIE、SATA、SAS、USB3.0等几乎所有的高速芯片都支持SSC的功能。
本文就将SSC的基本概念、SSC的测试测量方法做一介绍。
关键词：力科SSC 扩频时钟EMI 眼图
一、SSC（扩频时钟）的概念
如下图1所示为一信号在是否具有SSC前后的频谱对比。
图中蓝色曲线为没有SSC时候的频谱，浅色的为具有SSC时的频谱。
从图中可见，未加SSC时，信号的能量非常集中，且幅度很大；而加了SSC后，信号能量被分散到一个频带范围以内，信号能量的整体幅度也有明显降低，这样信号的EMI辐射发射就将会得到非常有效的抑制。
这就是通过使用SSC 扩频时钟的方法抑制EMI辐射的基本原理。
使用SSC的方法能在多大程度上抑制EMI辐射和调制后信号能量在多宽频率范围内变化有关，频率变化范围越大，EMI抑制量越大。
但这两者需要一个权衡，因为频率变化范围太大会使系统的时序设计带来困难。
在Intel的Pentium4处理器中建议此频率变化范围要小于时钟频率的0.8%，如对于100MHZ的时钟，如果按照+/-8%来调制的话，频率的变化范围就是99.2MHZ-100.8MHZ。
而对于100MHZ参考时钟的系统工作到100.8MHZ，可能会
图1 SSC扩频时钟的图示
导致处理器超出额定工作频率，带来其它系统工作问题。
因此在实际系统工作中一般都采用
负向调制（downspeading）以保证时序上的最小周期要求，因此图1中的具有SSC的信号能量变化范围主要集中在信号载频的左侧。
当前高速串行数据中比较常用的SSC频率为30KHZ、变调深度为0.5%。
为了保证SSC处在规定的工作范围以内，对SSC的测试是非常重要的。
二、SSC（扩频时钟）对信号的影响
SSC会导致信号的频率产生波动。
如果以信号的某一个边沿为参考基准，无限的累加波形数据，则应可以观察到因频率的变化而导致的波形边沿位置的变化。
如下图2所示的上侧波形为一串行数据的模拟余辉显示，从余辉图中可见，信号边沿随着时间的变化呈现不同程度的变化。
图2所示的下侧波形为对上侧模拟余辉波形做水平余辉直方图的结果
（F4=Phistogram(F1)），通过直方图的方法将频率的变化反应到纵轴上，可以进一步更加明显的看出信号边沿的变化情况。
图2 频率波动对信号边沿位置的影响（有SSC）
图3 频率波动对信号边沿位置的影响（无SSC）
图4频率波动对信号边沿位置的影响（有SSC）放大后的图示（时基起始点为-75ns）
图5频率波动对信号边沿位置的影响（无SSC）放大后的图示（时基起始点为-75ns）
从上图所示，带有SSC的余辉直方图逐渐呈现三角形的变化，而没有SSC时则理论上应趋于高斯分布。
三、SSC（扩频时钟）的测量
力科示波器中集成了两种常用的方法用于测量SSC。
一种是利用力科示波器中的抖动追踪（track）功能可以很方便的观察和分析信号中的SSC的频率、调制深度等参数，如下图6所示，F1为1Gbps的信号波形，F2为对F1波形频率的追踪，F3是对F2波形的滤波；另外一种是直接利用力科示波器中的SSCTrack函数
分析功能，如下图6中的F5是直接用力科示波器中的函数SSCTrack功能进行SSC波形追踪的结果，此功能和对频率进行追踪的功能很类似，相当于将频率追踪、滤波的功能集成到一起，因此F5的运算对象是数据波形F1，且该功能还将信号的频率1GHZ作为一个基准，因而测量得到最大频率和最小频率分别为467.8KHZ和-4.5058MHZ(用第一种的Track功能测得的值为1.000039GHZ和995.351MHZ)，调频宽度为4.9736MHZ（变调深度为0.49736%）。
SSC扩频时钟的频率约为30.39KHZ。
图6 SSC扩频时钟的测试
F2和F3的参数设置：
图7 F2对F1的频率进行追踪设置
图8 F3对F2进行抽点和滤波设置（滤波之前先对波形进行抽点运算，可提高速度和更为平滑的进行滤波）
图9 F5对F1进行SSCTrack的设置
由于SSC波形的频率比较低，约为30KHZ（周期约为33.3us），因此对采集多大的数据量进行分析有一定的要求，如测试中一屏幕采集5个SSC波形周期的话，则总的采集时间
长度约为200us，如果设置示波器采样率为20GS/S，那么则需要采集至少4M(200us/50ps)的数据量。
上述提到的Track功能是指某一参数（如本例中的频率）的变化范围表示在纵轴上，由于这一参数是随着时间的变化而变化的，因此通过Track图可以观察到参数随着时间的变化情况，具体可参见力科相关的介绍文档。
如下图10所示对时钟周期的追踪示意图：
图10 时钟周期参数的追踪（Track）图
四、带有SSC（扩频时钟）的串行数据的眼图测量
SSC的使用会影响到串行数据眼图的测量效果，因此在进行信号眼图测量验证时需要选择合适的锁相环。
如使用一阶的FC Golden PLL测量带有SSC的SATA眼图结果如图11左图所示，眼图触碰到了信号模板，这是由于一阶PLL不能跟踪SSC带来的频率变化。
采用二阶PLL测量出的眼图结果如图11右图所示，这使得在有SSC时能测量出有意义的眼图结果。
有些芯片不能关闭SSC功能，那么这时候采用二阶PLL的方式仍然能判断出信号的质量。
所以在有SSC时要注意串行数据眼图的PLL设置。
图11 带SSC的SA TA信号带分别使用一阶和二阶PLL设置时的眼图测试
五、小结
本文简要介绍了SSC扩频时钟的基本概念以及如何使用力科示波器进行信号的扩频时钟的测试。
由于当今电路系统中的信号速率越来越高，因此EMI问题也越来越普遍，因此在最新的一些高速串行数据规范中，如USB3.0、PCIE3.0等都特别强调了SSC的测试。
力科示波器中的余辉直方图（Phistogram）和参数追踪（track）以及SSCTrack等函数功能可以很方便的帮助用户观察和分析信号的SSC。
六、参考文献
1、信号完整性之十二-SSC(扩频时钟及其测量分析) 汪进进博客
2、LVDS, CML, 高速シリアル信号の評価ガイド- SSC(スペクトラム拡散クロック)の評価。