002 集成电路中的晶体管和其寄生效应

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集成电路中的晶体管及其寄生

集成电路中的晶体管及其寄生
2. VBC变化所引起的耗尽层宽度的变化,也会使rCS发生 变化。
(1)rC1的计算
在进行rC1的计算时,假定其图形是一个上下底为矩形且 相互平行的锥体,其上底为有效集电结面积Sc.eff,即Sc.eff =SE(发射结面积),并作以下近似: ①上底、下底备为等位面; ②锥体内的电流只在垂直方 向流动; ③在上、下面上的电流分布 是均匀的。
2.6.2 肖特基箝位晶体管
2.7 MOS集成电路中的有源寄生效应
2.7.1 场区寄生MOSFET

一种场区寄生MOSFET:一条铝线 跨接两个相邻的扩散区时,就形成 了一个以A,B为源、漏,以C为栅 的场区寄生MOSFET。 由于扩散区A,B和铝线C上的电压 是相互独立变化的,当铝线C上的电 压使铝线下的衬底反型形成沟道时, 就会导致A,B间有电流流通,而使 电路失效或参数变坏。为防止场区 寄生MOSFET的导通,必须提高开 启电压。
(3) rB3的计算
• 外基区表面的杂质浓度很高,且发射区掩模孔和基极 接触掩模孔之间的距离基极 • 电流主要流经外基区的表面,因而rB3中体电阻的影响 很小 • rB3主要是电极金属与基区的接触电阻rBC ; • rB3远小于rB1、 rB2通常忽略不计
2.3.2 集成NPN管中的寄生电容
分类: ① 与PN结有关的耗尽层势垒电容Cj; ② 与可动载流子在中性区的存储电荷有关的扩散电容CD。 ③ 电极引线的延伸电极电容Cpad,一般情况下Cpad很小,可忽略不 计。 1、PN结势垒电容Cj——利用劳伦斯——沃纳曲线; 梅耶等针对典型的集成电路工艺,计算了各种结的零偏单位 面积结电容,可以用来快速计算各类集成电路PN结势垒电容。 2、扩散电容CD——反映晶体管内可动少子存储电荷与所加偏压的 关系PN结反偏少子耗尽,CD不予考虑,只考虑正偏的CD 正向工作:只需考虑CDE 反向工作:只需考虑CDC 饱和工作:CDE、CDC都要考虑。

第二章 集成电路中的元器件及其寄生效应ppt课件

第二章  集成电路中的元器件及其寄生效应ppt课件
P+ PN结电容 MOS电容
§2-3 横向PNP管
双极集成电路中的基本器件 是NPN管,但在模拟电路中也往 往需要PNP管子,如运算放大器的 输入输出级的有源负载等都经常 使用PNP管。虽然PNP管的单管性 能不如NPN管,但仍然使电路的 性能得到了改善。横向PNP管的出 现,也促使了IIL电路的实现。
C 移速度。 是栅氧化层的单位面积的电容。 OX
式(3.2)就是NMOS器件工作在非饱和区的I-V特性, I D
与 V D S 呈平方律的关系。
如图,我们给出了不同的V G S 下,
根据式(3.2)得出的抛物线,表示
了器件产生的电流随 V G S 增大而增
加。通过计算偏导数很容易计算出
每条抛物线的极值均发生在
以NMOS晶体管为例,我们假设:0 V D S V G S V T H ,在
图中我们从半导体物理的角度出发进行一系列的推导,得到
I VVVV D K 2 ,W L 2
G S T H
D S2 D S
(3.2)
式中 K , 称为器件的跨导系数,
K C , n OX
(3.3)
称为低场电子迁移率,表示单位场强下电子的平均漂 n
一、衬底PNP管
1.集电区是整个电路的公
共衬底。
C
EB
2.其晶体管作用只发生在
纵向,各节面积较平坦, P+
发生区面积可以做的很
P N+
N–-epi
P+
大,所以工作电流可以 P-Sub
很大。
3.因为衬底作为集电区,故不存在有源寄生效应,故可不 用掩埋层。
4.基区电阻较大。
5.集电极串联电阻和集电结电容较大。

集成电路中晶体管及其寄生效应

集成电路中晶体管及其寄生效应

极性与PNP管相同,其
章12.1节的介绍)。
C
(详见第12
F F ,P N PF ,N P N F ,N P N
图2.19 复合PNP管的电路接法和等效符号 (a)电路接法;(b)等效电路;(c)版图示意图
2.4.2 衬底PNP管
由上面的分析可知,横向PNP管的 F, f , ICr 都比
横向PNP管 E(P) PNP C(P) 正向有源、
反向有源、
饱和三种工 作模式下,
P-subB(N-) P-sub
寄生的纵向 PNP对其工
E PNP C
作都有影响。
N B
P
S
EC B
2.4.1 横向PNP管
二. 横向PNP管的电学特性
1. BVEBO高,这主要是由于XJC 深、pepi高之故。
2.电流增益β低,改善措施: ①降低e/b ②降低AEV/AEL ③设n+埋层 ④改善表面态 ⑤减小WbL,加大Wbv *β大电流特性差
C EBE
N+
N+
N+
P + P N–-epi
C
N+
P+
N+
P-Sub
2.1集成NPN晶体管常用图形及特点
(5)马蹄形
电流容量大 集电极串联电阻小 基极串联电阻小 面积大 寄生电容大
2.1集成NPN晶体管常用图形及特点
(6)梳状
1. 集成NPN晶体管与分立NPN晶体管
的差别
B(P)
(1)四层三结结构,构成
(2)与可动载流子在中性区的存储电荷有关的扩散电容CD
(3)电极引线的延伸电极电容Cpnd,一般情况下Cpnd很小,可忽 略不计。 1. PN结势垒电容CJ 2. 扩散电容CD 扩散电容反映晶体管内可动少子存储电荷与所加偏压的关系

第二章集成电路中的晶体管及其寄生效应详解

第二章集成电路中的晶体管及其寄生效应详解
另一种是以元器件的工作原理为基础,从元器件的数学方程式出发, 得到的器件模型及模型参数与器件的物理工作原理有密切的关系。 SPICE模型是这种模型中应用最广泛的一种。其优点是精度较高,特 别是随着建模手段的发展和半导体工艺的进步和规范,人们已可以 在多种级别上提供这种模型,满足不同的精度需要。缺点是模型复 杂,计算时间长。
考虑无源寄生元件的集成NPN晶体管刨面图


无源寄生效应: 寄生电阻:
发射极串联电阻;集电极串联电阻,基区电阻

寄生电容:
与PN结有关的耗尽层势垒电容Cj; 与可动载流子在中性区的存储电荷有关的扩散电 容CD; 电极引线的延伸电极电容Cpad;
发射极串联电阻rES

由发射极金属和硅的接触电阻rE,C与发射区的体电阻rE,b, 组成.
10
4 3 有效范围:310 310
(a )
对于扩散的硅
P N 结二极管,在各种结深 xj 的情况下, 单位面积电容 C 相对总结电压V 除以本底浓度N BC 的关系
(b )


(2)查表 对于反偏pn结,作为一级近似,利用公式
ND N A C j (V ) ,VD VT ln 2 N i V 1 V D C jo
器件建模方法

一种是从元器件的电学工作特性出发,把元器件看成黑盒子,测量 其端口的电气特性,提取器件模型,而不涉及器件的工作原理,称 为行为级模型。这种模型的代表是IBIS模型和S参数。其优点是建模 和使用简单方便,节约资源,适用范围广泛,特别是在高频、非线 性、大功率的情况下行为级模型几乎是唯一的选择。缺点是精度较 差,一致性不能保证,受测试技术和精度的影响。
1、基区宽度调制等二级效应; 2、个别元件的分布性质

2019年最新-半导体集成电路第1章-精选文档

2019年最新-半导体集成电路第1章-精选文档

BI2 IC
I1 V20
IE V20
F
αF : 正向运用共基极短路电流增益
将A、B的数值代入,以矩阵表示
I1 I2

1
F

V1

RIES(eVT 1)
1
ICS(eVVT2
1)
又:

I
B
IE
I1
I1 I2
IDE=IES[exp(VVT1 )1]
当两结靠得较近时,相邻两PN结存在晶体
管效应,此时:
V1
V2
I1=IES(eVT1)AICS(eVT1)
V1
V2
I2=BIES(eVT1)ICS(eVT1)
其中:
AI1
IE

I2 V10
IC V10
R
αR :反向运用共基极短路电流增益
2、某些寄生效应是分立电路没有 的,因此 研究IC就必须了解这些寄生效应,产生寄 生效应的原因,减弱或消除寄生效应的方 法,避免影响电路的性能。
3、可能的情况下,可以利用某些寄生效 应构成电路所需的元件,简化设计线路。
为全面了解寄生效应,必须熟悉IC的制 造工艺及其元件的结构与形成。
§1-1 典型的TTL工艺及 晶体管结构
I2I1 IDF1ID1RIIDD22
0ID3
SRID3
I3 0ID1 SRID2 ID3
IE I1


I
I
C
B

I1 I
一、理想的PN结二极管
克莱定理: 其中 :
V
I=IS0[exp(VT ) 1]
IS0
Aq[DpPno Lp

《半导体集成电路》考试题目及参考答案

《半导体集成电路》考试题目及参考答案

第一部分考试试题第0章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写?3.按照器件类型分,半导体集成电路分为哪几类?4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释:集成度、wafer size、die size、摩尔定律?第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用?2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响?。

3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤?4.简述硅栅p阱CMOS的光刻步骤?5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足?6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点?并请提出改进方法。

7. 请画出NPN晶体管的版图,并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图,并标注各层掺杂类型和输入输出端子。

第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略?。

2.什么是集成双极晶体管的无源寄生效应?3. 什么是MOS晶体管的有源寄生效应?4. 什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5. 消除“Latch-up”效应的方法?6.如何解决MOS器件的场区寄生MOSFET效应?7. 如何解决MOS器件中的寄生双极晶体管效应?第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些?2.集成电路中常用的电容有哪些。

3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻,设计一个方块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2. 分析四管标准TTL与非门(稳态时)各管的工作状态?3. 在四管标准与非门中,那个管子会对瞬态特性影响最大,并分析原因以及带来那些困难。

集成电路——双极型晶体管

集成电路——双极型晶体管

基极金属 和硅的接触电阻以及 基极接触孔下的基区电阻
B
E
发射区 扩散层下的
基区电阻
发射区扩散层 边缘到基极接触孔边缘的
外基区电阻
rB3 rB2 rB1
2021/4/22
集成双极晶体管的无源寄生效32 应
§2.5 MOSFET的单管结构及工作原理 • 单极器件:只有一种载流子参与导电
源极
n+
栅极
绝缘层(SiO2)
2021/4/22
理想本征集成双极晶体管的EM1模7 型
§2.3 集成双极晶体管的有源寄生效应
双极晶体管的四种工作状态
S
IS
E(n+)
VBC
p I3 n I2
IB p n I1
V3 B(p)
IC C pnp
V2
npn C(n)
V1
S(p)
反向工作区
(反偏)
截止区
(正偏)
饱和区 VBE
(正偏)
正向工作区
大部分被集电极反偏结收集:I
( 接近于1)
c
Ie
I c bo
Ie
I • 具有电流放大作用: c
Ib
2021/4/22
5
E
N
P
C N
B
当发射结正偏(VBE>0),集电结也正偏(VBC>0)时(但注意,VCE仍
大于0),为饱和工作区。
1. 发射结正偏,向基区注入电子,集电结也正偏,也向基区注入电 子(远小于发射区注入的电子浓度),基区电荷明显增加(存在
E C
rC3
L T
bL
rC 3
T
WL
ln( a b ) ab

集成电路中晶体管及其寄生效应

集成电路中晶体管及其寄生效应
rE S rE ,b rE ,c
rE ,c
Rc SE
2.3.1 集成NPN晶体管中的寄生电阻
2. 集电极串联电阻rCS rC SrC1rC2rC3
2.3.1 集成NPN晶体管中的寄生电阻
2. 集电极串联电阻rCS
R1= epi*lch*cwc
R5=
epi*
hb le*we
增加n+埋 层、穿透 磷扩散、
EC B
2.4.1 横向PNP管
二. 横向PNP管的电学特性
3. 击穿电压低,由c-e穿通电压 决定,突变结近似: VPT=qNBWbL2/2osi
4. 特征频率低 (受WbL和寄生PNP影响)
5.临界电流ICr小。
EC B
2.4.1 横向PNP管
三. 横向PNP管常用图形
1.单个横向PNP管
结构简单,面积小
BC P N+
P+ N–-epi
P+
P-Sub
2.5.1 一般集成二极管
7.单独SC结
VF=VSCF BV=BVSC Cj = Cs Cp= 0 无寄生PNP管
C N+ P+ N–-epi P+
P-Sub
从表2.2中可以看到:
(1)BC短接二极管,因为没有寄生PNP效应,且 存储时间最短,正向压降低,故一般DTL电路的 输入端的门二极管都采用这种接法;
△V=VBE-VBC
B(P)
PNP
S(P)
EB
P+
P N+
N–-epi
P-Sub
NPN
C(N)
C
N+
P+
2.3 集成双极晶体管的无源寄生效应

集成电路设计原理第二章 集成电路中的元器件及其寄生效应

集成电路设计原理第二章  集成电路中的元器件及其寄生效应

(4)扩散穿通型超增益管
的特点
①采用圆形发射区
(周界短,受表面态
影响小)
②应用时BC结偏置限
EB C
制在0V左右(减小基 P+
P NN++ P
NN++
P+
区宽度调制的影响)
N–-epi P-Sub
2021/6/30
30
2.1.8 练习
集成电路设计原理
1. 分别画出单基极条形和双基 极双集电极结构的NPN晶体管的剖 面图,并说明埋层的作用。
集成电路设计原理
2.1.4 集成NPN晶体管的无源寄生效应
2.集成NPN晶体管中的寄生电容
集成晶体管中寄生电容分成以下三类: (1)与PN结有关的耗尽层势垒电容Cj; (2)与可动载流子在中型区的存储电荷 有关的扩散电容CD。 频(下3,)C电pa极d。引很出小线,的可延忽伸略电不极记电。容Cpad。低
集成电路设计原理
2.1.1 集成NPN晶体管的结构


效 B(P)



路 PNP

S(P)

面 图
P+
EB C
P N+
N–-epi
N+
P+
P-Sub

效 结
B


E(N+) NPN
C(N)
Eቤተ መጻሕፍቲ ባይዱ
N
+
P
N
C
P
S
集成电路设计原理
2.1.2 集成NPN晶体管与分立NPN晶体管的差别
(1)四层三结结构,构 成了一个寄生的PNP
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4.1 横向PNP管
1、单集电极横向PNP管 2、多集电极横向PNP管
3、大电流增益的复合PNP管
1、单集电极横向PNP管
图2.12
图2.13
特点:BVEBO高; 结较深,掺杂低
下页集成电路中的实例
共射极电流增益小;
频率特性差,特征频率较小;
黑板上画图将 其结构弄清楚
临界电流ICr小。P31
• 出现以上现象的原因? • 改善措施?
减小rcs的途径:埋层,集电极接触孔N+深扩散(增加工序),版 图设计上,电极按BEC排列,采用双集电极或马蹄形集电极图形 (会增加芯片面积和寄生电容)
下面看由集成电路中晶体管图形实例
2.1 NPN管工作于正向工作区和截止区的情况
图2.1
由图可见,此时PNP管的发射结、集电极都反偏, PNP管截止,PNP管的存在对NPN管基本上没有影响,可 以忽略。
图2.11
2、扩散电容CD PN结反偏时,少子耗尽,所以CD可以不考虑;正偏时 需考虑。所以晶体管在不同的工作状态时,需要考虑的扩 散电容是不一样的。 在集成晶体管中,集电结正偏时,其扩散电容是较大 的,这会影响数字电路的速度。 为了减小扩散电容的影响,就要尽量减少集电结正偏 时的可动少子存储电荷,措施如下: • 采用低电阻率的薄外延层 • 减小管芯面积 • 将晶体管控制在浅饱和 • 采用集电区掺金以降低集电区少子寿命 • 采用防止C结正偏的电路结构(ECL)
3、集成双极晶体管的无源寄生效应
3.1 集成NPN管中的寄生电阻
3.2 集成NPN管中的寄生电容
4、集成电路中的PNP管
• 关于集成PNP管的简介
1、单集电极横向PNP管
4.1 横向PNP管 4.2 衬底PNP管
4.3 自由集电极纵向PNP管
2、多集电极横向PNP管
3、大电流增益的复合PNP管
5、集成二极管
减小rC3:采用深N+集电极接触扩散,如下图: 在满足工作电压的情况下,减小外延层厚度和 电阻率。
图2.6
rC2
rC3
下面看看 基区电阻
减小rC2:作埋层 电极按BEC顺序排列 采用双集电极或马蹄形集电极图形
2、基区电阻 由图可见,基区电阻同样可以分为三部分。
图2.7
rB3一般较小 基区电阻的存在,在大注入时会引起发射 极电流集边效应,而且影响模拟电路中的高频增 益和噪声性能。
5.1 一般集成二极管 5.2 集成齐纳二极管和次表面齐纳管
6、肖特基势垒二极管和肖特基箝位晶体管
6.1 肖特基势垒二极管(SBD) 6.2 肖特基箝位晶体管(SCT)
铝和N型硅接触形成 的肖特基势垒具有类 似PN结的整流特性
6.3 SBD、SCT的设计 (了解)
7、MOS集成电路中的有源寄生效应
• 关于集成PNP管的简介
双极集成电路中的基本器件是NPN管,但 常常也会用到PNP管。 而集成电路的工艺主要是针对大量应用的 NPN管设计的,因此PNP管都是在与NPN管制造 工艺兼容的情况下制造的,这样使得PNP管的增 益、特征频率较小。所以PNP管的单管性能不如 NPN,但是PNP管的使用确常常使电路的性能得 到很大的改善。
隔离槽的宽度 Mmin 点划线与实线重合 集电极n+接触孔,即扩散n+, 又当接触孔,合二为一
10
16
6
62
10 16
585
8
5
5 6 5
5 8 5 11 10 DC-I =16
16 DB-I=16
DB-B
DE-E 100
DE-B
DC-B=10
隔离槽的宽度 Mmin
点划线与实线重合
集电极n+接触孔,即扩 散n+,又当接触孔,合 二为一
③ 因为衬底作集电区,没有
有源寄生效应,不用作埋层
④ 基区为外延层,电阻较大,
为此,可将E、B短接
电极接触窗口放在就近的隔离槽 上
⑤ 为了减少rcs一般将集电极
3、衬底PNP管的直流增益和特征频率 相对而言,横向PNP管的 增益、特征频率、Icr都比较 小,只能用于小电流的情况。 而衬底PNP管,则可工作在 较大的电流下。如右图
图2.4
3.1 集成NPN管中的寄生电阻 3.2 集成NPN管中的寄生电容
3.1 集成NPN管中的寄生电阻 由图可见,寄生电阻主要包括:rES、rCS、rB 1、发射极串联电阻 主要包括发射极接触电阻、发射区体电阻。以接触电 阻为主。在小电流下,都可忽略 E区高掺杂,电阻率很小 2、集电极串联电阻
第二章 集成电路中的 晶体管及其寄生效应
1、理想本征晶体管的E-M模型
指对其特性进行分析时,不考虑寄生效应的晶体管
2、集成双极晶体管的设计和有源寄生效应
2.0 集成电路中NPN管的设计 2.1 NPN管工作于正向工作区和截止区的情况
2.2 NPN管工作于反向工作区的情况
2.3 NPN管工作于饱和区的情况
le
lc dce
P Wd n+
n+ R1
WC
R5
R4 R3
R2
采用:de=30μ、le=10μ、dc=20μ、lc=120μ、dce=46μ
Wc=5.5μ、Wb=4.5μ、ρc=0.5Ωcm、 R□-BL=20 Ω/ □
可得:rcs≌15.3Ω
如考虑工艺上的横向扩散、埋层反扩散、外延层因氧化而减薄 等因素,rcs还要小一些
2、多集电极横向PNP管
如图,假如发射区与各集电区间距相等、集电结偏置 电压相等,则各集电极的电流正比于所对应的有效集电区 侧面积
图2.16
p32
下页集成电路中的实例
3、大电流增益的复合PNP管 有时候,要求PNP管的增益很大,这时可以采用复合 PNP管。如图(需要两个独立的隔离区)
其实际增益约为两管增益之积, 其工作原理我们在12章再详细介绍
2)减小横向PNP管本身结构上的限制,提高器件特征频 率的措施主要有: (如图)

增加集电结结深
② 减小发射区周长 ③ 提高工艺精度以降低有效平均基区宽度 ④ 在与NPN管工艺兼容的前提下,降低外延层掺杂浓度,提高
发射区掺杂浓度
3)增大横向PNP管的临界工作电流的措施主要有: (如图)
图2.15
可以有效的增加发射极的有效周长和侧面积,提高电流容量
16
10 6
62
10
16
5 8 5
8
5
5 6 5
5 8 5 11
10
DC-I =16
16
DB-I=16 DB-B DE-E 100 DE-B DC-B=10
基区-隔离槽
最小面积晶体管 图例
下面看由电流容量确定的晶体管图形
2、电流容量
由于发射极电流的“电流集边”效应,晶体管最大工作电流: IEmax=α LE- eff。 与发射区面积几乎无关 LE-eff为有效发射极周长。α为单位有效周长的最大工作电流
由图可见,可以分为三部分。见下图 由于集电区的几何形状很复杂,而且电流的分布不均、 集电结偏压的变化都会影响rCS的大小,所以很难精确计算, 但是可以估算。 在此,我们简单的讨论一下这三个部分的电阻,看看 如何减小它们的阻值。见下图
图2.3
可见:三部分电阻中起主要作用的是rC2rC3,它们可用以下 办法来减小:下页
2.2 NPN管工作于反向工作区的情况
图2.1
P19 掺金可以 降低PNP 基区的 少子寿命
由图可见,此时PNP管的发射结正偏、集电极反偏, PNP管工在在正向工作区。 • 此时PNP管对NPN管的影响: • 减小PNP管的影响的办法:掺金、埋层。
2.3 NPN管工作于饱和区的情况
图2.1
p19
下面看由晶体管的常用图形
3、晶体管常用图形
⑴单基极管:适用于电流较小,fT较高的场合 ⑵双基极管:LE-eff ↑ fT↓ ⑶双基极双集电极:集电极串联电阻rCS ↓ ,Vces ↓ ,Imax ↑
⑷双射极双集电极:rCS ↓
⑵ ⑶ ⑷ LE-eff 相同 下面看由晶体管的集电极串联电阻
4、集电极串联电阻rcs
de
dc
估算方法:以双基双集为例(除2)
rcs 1 ( R1 R 2 R 3 R 4 R 5 ) 2 W W d d d 1 C ( C b ) R ( ce c e ) 2 lCd C le d e le lc 6lc 6le
R1 R5 R3 R2 R4 n+ n+
返回改善措施
• 横向PNP管的直流增益小的原因主要有以下两个: 1)横向PNP管本身结构上的限制(如图)
2)寄生纵向PNP管的影响(如图)
1)横向PNP管本身结构上的限制(如图)
图2.14
右图可见,其基区宽度不可能做的太小。
• T1一般处于正向工作区, 所以T3一般总是截止,其作用 相当于一反偏结电容。 • 因此 T2总处于正向工作区, 使T1管的增益降低。
由图可见,此时PNP管的发射结正偏、集电极反偏, PNP管工在在正向工作区 • 此时PNP管对NPN管的影响: • 减小PNP管的影响的办法:掺金、埋层。
3、集成双极晶体管的无源寄生效应
在实际的集成晶体管中还存在着寄生电容(势垒电容、 扩散电容等)、寄生电阻,如下图
图2.3
考虑了以上寄生电容(势垒电容、扩散电容等)、寄 生电阻之后,可以得到如下图所示的集成晶体管的等效电 路--下页
C n+ P+ n-epi P-Si B P+ E n+ P+
n+ PN结正向偏压逐渐减小 IE-eff=L +2Seff(有效条宽)≈L
在逻辑电路中α=0.16-0.40mA/µm 如电流较大, IE-eff↑。 增大电流容量的途径:①L↑ ②双基极( LE-eff×2) ③双发射极( LE-eff×2)
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