信号完整性培训1

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膝频率（fKnee）与 上升时间（tr ）
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电路元件的参数是对频率敏感的，在不同的频率范围内会表现出来 不同的特性。任何一种电参数，其数值仅在一定的频率范围内有效。 考虑两个极端情况： 1. 一个频率为 10 12 的正弦波 波形变化一个周期需要3万年。若输入到TTL电路，其输出电压 每天变化不到1V。 任何一个包含这样低频率的半导体器件的试验都会以失败而告 终。在这样长的时间尺度来看，集成电路只是一小块氧化硅。
Entrinsic Skew Intrinsic Skew
Clock_Out
连线
In
负 载
Out
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时序抖动
当实际信号的边沿与理想时序边沿的偏离由于受某种因素（如噪声、串扰、电源电压 变化等）不断发生变化时，而且这种变化是随机的，这种现象就是我们常说的时序抖动， 或者说时序晃动。这种偏离相对于理想位置可能是超前，也可能是滞后的，时序抖动的数 值表示通常有两种：
NM H VOH min VIH min NM L VIL max VOL max
这里有两个噪声容限定义：NMH表示高电平状态时的噪声容限, NML表示低电平状态时 的噪声容限。
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二. 信号完整性
信号完整性讨论是为了确保可信的高速数据传输。在高速数字系统设计时，人们经 常会问到这样的问题：传输到目的地的信号是否如同人们所预期的那样？或者说：当信 号到达时是否处于良好的状态？ 信号完整性涉及到两个方面：信号波形的完整性和时序的完整性。 信号波形的完整性：
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信号完整性（Signal Integrity）
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一. 数字信号
1. 理想的数字信号（二值函数）
数学模型1：
1 V (t ) 0
t 0 t t1
“1” 电平 “0” 电平
其它时间
t0
t1
理想数字信号波形 – 数学模型1
数学模型2：
V (t ) 0 t t0 ( ) tr 1 t t ( 3 ) tf
90% VH min 50% 10% Vth VL max
tr
tf
噪声容限：（Noise Margin）
噪声容限是量度逻辑电路在最坏工作条件下的抗干扰能力的直流电压指标, 它规定了 数字电路在稳定状态时允许的最大噪声。该参数定义为: 最差输入逻辑电平值(VIH min或 VIL max)与在这种输入条件下所能保证的最差输出逻辑电平值(VOH min或VOL max)之差, 即:
时序信号的理想“沿变”和实际上的“沿变”之差。 在实际系统中，造成时序信号的“沿变”与理想“沿变”存在着 差别的一个主要原因是因为逻辑器件的信号传输延迟时间上存在着差 别。因此，人们也常直观地将时序偏差定义为器件输出时序信号的传 输延迟之差。
In In Out1 Out2 Out1
Out2
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时钟抖动的最大值，即：峰-峰值（Peak-Peak），单位一般为皮秒，常用ps来表示。 时钟抖动的均方根值，即所谓的标准方差（），单位一般也为皮秒（ ps ）。 数字信号的边沿抖动，对系统的影响可以认为是一种动态行为，或者说其影响是随 机的，对系统性能破坏更大，尤其是时钟信号的抖动，常常是制约高速数字系统性能的 根本因素。
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时间容限（Timing Margin）
建立方程： 保持方程：
T1 tvalid(max) t flight(max) t setup CLK skew CLK jitter tvalid(min) t flight(min) thold(max) CLK skew CLK jitter
tr
tf
上冲又被称为过冲。顾名思义，它指的是沿着信号边沿的跳变方向，信号波形中超出稳定的“1”或 “0”状态电平的部分。 对于上升沿，这应是从“0”到“1”的跳变，在高电平处高于逻辑电平“1” 稳定电压值的部分。 对于下降沿，这应是从“1”到“0”的跳变，在低电平处低于逻辑电平“0” 电压稳定值的部分。
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要点
在高速数字系统设计时，实际的数字波形必须考虑。既：要保持 信号的完整性。 信号完整性涉及到两个方面：波形完整性和时序完整性。 波形完整性要素：
上升和下降时间 上冲和下冲 振铃 噪声容限 占空比
时序完整性要素：
同步时序方程 时序偏差 时序噪声 时间容限
2. 一个频率为 1012 的正弦波 信号周期为1ps，数字电路根本无法响应这个频率的信号。 一些电路参数发生变化。如地线的电阻由于趋肤效应由0.01 （1KHz）变为1，并且还获得50的感应电抗。
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到底多高的频率 会影响到高速数字 电路的设计呢
？
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2.分布系统
简化数学模型： 用“电容”来描述电能 用“电感”来表示磁能， 用“电阻”来代表转换为热的能量损耗。 这些元件被定义成没有实际尺寸，由无损和 无延迟的导线将它们连接起来。 有了这些电路元件就不再需要麦克斯威方程 组和边界条件，利用这些电路元件就可以来 描述一个所谓的理想传输线的结构。
分布模型（离散模型）示意图
基本的传输线结构如图所示，理想上，它是由无限多的RLC网络所组成的，然而，为了 计算的目的（特别是为了时域的计算方便），我们通常选择有限个RLC网络来代表。其基本 的假设是每个RLC网络的延迟时间远小于信号的波长或者上升时间。 需要提醒的是，这种传输线模型仍然是用集总的元件来描述系统的，只不过这些元件 是分布在整个系统中，并且是足够小。以至于每个RLC网络的延迟时间远小于信号的波长或 者上升时间。我们称这种传输线模型为“分布模型”。在分布模型”中，我们使用了许多 分布元件来描述电波传输的性能。
下冲（Undershoot）
下冲又被称为反冲。它指的是信号在过冲后，又沿着跳变方向的反方向，信号波形越过稳定的“1”或 “0”状态电平的部分。 对于上升沿，即：从“0”到“1”的跳变，信号上冲后，反过来又低于逻辑电平“1” 的稳定电压值的部分 。 对于下降沿，即：从“1”到“0”的跳变，信号过冲后，反过来又高于逻辑电平“0”的电压稳定值的部分 。 振铃 （Ring） 信号发生连续多次的上冲和下冲，所形成的震荡。一般其振幅应是一次比一次小，逐渐趋于零。 中国科大 快电子学 安琪 7
高速数字系统设计中的信号完整性
安
中国科学技术大学
琪
快电子学实验室
2005年4月8日
第一讲
几个基本概念
电源与地系统
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一. 几个基本概念
信号完整性（Signal Integrity）
膝频率fKnee与上升时间tr
集总系统与分布系统 传输线与阻抗匹配
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所有项目都考虑为最差情况，即考虑了时间容限，但然，也有为了更 为保险，可以再加一些时间容限，但在当前的高速电路，增加时间容限也 是要付出代价的
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影响信号完整性的主要因素
信号在传输线上的反射
信号在传输过程中的串扰
噪声（电源噪声，热噪声，地反弹噪声等） 电磁辐射
参数定义： 上升时间（tr）: 下降时间（tf）: 数字信号上升沿中对应满幅度电压的10% ~ 90%处的时间 间隔。 数字信号下降沿中对应满幅度电压的90% ~10%处的时间 间隔。
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参数定义：
90% VH min 50% 10% Vth VL max
上冲（Overshoot）
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两类时序偏差
从更广义的角度出发，由于器件之间连线延迟的不同，或者负载条件的 不同，都有可能引起时序信号的实际“沿变”与理想的“沿变”不同。因此 可以将时序偏差分为两类： 内部时序偏差（Intrinsic Skew）： 由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。 外部时序偏差（Extrinsic Skew）： 由于连线延迟和负载条件不同引起的延迟差别。
经常提及的术语是上述的五个基本概念，这就是：信号的上升时间（tr）和下降 时间（tf），波形的上冲（Overshoot），下冲（Undershoot）和振铃 （Ring）。以 及接收端的信号还存在多大的噪声容限（Noise Margin)。
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时序的完整性
时序完整性主要关注的是同步时序方程是否能满足。经常涉及到是时序偏差 （Skew）和抖动(Jitter)的概念。 建立方程： 保持方程：
一. 信号传输的四种电性等效模型
全波模型 分布模型（离散模型） 集总模型 直流模型
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1. 全波模型
理论：“麦克斯威方程组”。 假设电磁波在一个无限大的平 面上行进：
电场指向x方向； 磁场指向y方向； 整个电磁场往z方向行进。
传播速度：光速， 阻抗：电场对磁场的比值，在自由空间里为377。 当平面波遇到一个高传导物体时，传播方向会随即发生变化。如果适当地调 整传播的物体，则平面波可以被导入到一个传输线里，这个我们称为“全波 模型”。 选择“边界条件”用以代表实际物体的几何结构以及所使用的材料，来求解 全 波模型的麦克斯威方程组。 即使非常简单的结构体，方程组也很难解出。
膝频率（FKnee）
一个实验
Hale Waihona Puke Baidu
Random “1” or “0”
D
Q
Fclock
CP
/Q
时钟信号的上升、下降时间为时钟周期的1%。 D触发器输出数字信号的特征与输入时钟类似。
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频谱分析
Random “1” or “0”
D Q
谱分析
从频率Fclcok到频率Fknee，整个输出 功率密度谱呈-20dB/decade的斜率 下降。 在Fknee处附近，谱密度曲线开始快 速下降。 拐点频率Fknee的功率谱密度比正常 下降曲线低6.8dB。 输出信号的能量主要集中在低于拐 点频率Fknee的频率范围内。
Fclock
CP /Q
将膝频率Fknee频看作为数字信号的
频率成分上限。
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膝频率与上升时间
FKnee
0.5 tr
任何数字信号的膝频率只与数字信号的上升（tr）和下降沿时间（tf）有 关，而与时钟速率无关。 容易看出，上升沿时间越小，膝频率越大，上升沿时间越大，膝频率越小。 任何数字信号重要的时域特性基本上都是由FKnee频率以及其以下的频率成分所 决定。
T1 tvalid(max) t flight(max) t setup CLK skew CLK jitter tvalid (min) t flight(min) thold(max) CLK skew CLK jitter
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时序偏差
t3 t t0 t 0 t t1 t1 t t 2 t 2 t t3
“1” 电平 “0” 电平
t0 t1
t2 t3
理想数字信号波形 – 数学模型2
式中：tr = t1 - t0 , tf = t3 – t2
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2. 实际的数字信号
两个重要结论：
任何电路若对膝频率FKnee及其以下频率有平坦的响应曲线的话，那么信号通 过此电路不会失真。 数字电路对高于其FKnee以上的输入频率成分的响应不会影响到对正常的对应 于低于FKnee的数字信号的处理。
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集总系统与分布系统
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3.集总系统
如果传输线的整体传输延迟时间较信 号的上升时间来的短的话，则只需要一个 RLC网络或是RC网络就可以代表整个电磁波 的性能，我们称它为“集总模型”。 在集总模型的环境里，电磁波的波长 会远大于电路的物理尺寸，所以，可以将 分布的一些小的电路元件集总起来就可以 精确地描述电磁波的性能。