常用组合逻辑电路(1)-加法器、编码器
4常用组合逻辑电路
RBI =0且A3 ～ A0=0时,使Ya ～ Yg=0,全灭. RBO :RBI=0,A3～A0=0时,RBO=0;否则RBO=1
多个译码器的连接
三,数据分配器
数据分配器是将一个输入数据根据需要送到多个 不同的输出通道上.
Y0 Y1 Y2n-1
数据输入
n位通道选择信号
数据输入 例: 地址 输入
00 X
&
01
& 1
B 11 10
X
B
Y3
A
1
X
01 11 X
X X
X
+UCX X
X X
Y2 10 Y X Y1 0
2,二 — 十进制编码器 将十个状态(对应于十进制的十个代码)编 制成BCD码. 十个输入 输入:Y0 Y9 输出:ABCD 列出状态表如下: 四位
2,二 — 十进制编码器
8421BCD编码表 输出 十进制数 ABCD 0 ( y0 ) 0000 1 ( y1 ) 0001 2 ( y2 ) 0010 3 ( y3 ) 0011 4 ( y4 ) 0100 5 ( y5 ) 0101 6 ( y6 ) 0110 7 ( y7 ) 0111 8 ( y8 ) 1000 9 ( y9 ) 1001 输入
&
Y2 = B A
1
Y3 = BA
EI=0 — 译码器工作
EI
EI=1—译码器被封锁
常用组合逻辑电路模块
4.6 加法器
4.6.1半加器 半加器可如组合逻辑电路分析的例3.1中介绍 的用与非门组成，也可以如图 (a)由异或门及 与门组成。
4.6.2全加器
1．1位全加器
全加器：进行加数、被加 数和低位来的进位信号相 加，并根据求和结果输出 该位的进位信号。
Ai 0 0 0 0 1 1 1 1
全加器的真值表 输入 输出 Bi Ci Si Ci+1 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 0 0 1 0 1 1 0 0 1 1 1 1 1
所示。
2．考虑低位比较结果的多位比较器
74LS85符号及其扩展接法
3．数据比较器的应用
（1）四舍五入电路
B3B2B1B0=[4]D， 当 A3A2A1A0>B3B2 B1B0时，输出 F=1，否则F=0， 若把F当作进位， 则该电路可实 现四舍五入。
(2)中断优先判断电路
中断优先判别电路Biblioteka 工作原理0 0 0 传 送 端 由译码器连 成的数据 分配器
接 收 端
0
0 1
1 0 译码
1
禁止译码
4．5 数据比较器
1、 1 位数值比较器
设1位数值比较器输入 1位二进制数为A、B。 当A大于B时，对应输 出YA>B为高电平； 当A<B时，对应输出 YA<B为高电平； 当A=B时，对应输出 YA=B为高电平。由此 可得其真值表如表4.9
优先权编码器首先将外部中断请求信号排队，需要紧急 处理的请求一般级别最高，优先权编码器把对应的输入位编 成三位二进制作为比较器的输入，比较器的另一端的数据输 入连到现行状态寄存器的输出端，接受的数据是计算机正在 处理的中断请求信号系统。 如果比较器A>B=1表示，当前的中断请求对象级别比现行 处理的事件级别高，计算机必须暂停当前的事件处理转而响 应新的中断请求。 如果A>B=0表示，则表示中断请求对象级别比现行处理的 事件级别低，比较器不发出中断信号，直到计算机处理完当 前的事件后再将现行状态寄存器中的状态清除，转向为别的 低级中断服务。
第三章 组合逻辑电路
特点
应用举例 8421 BCD 码 → 余 3 码
优点：速度快 缺点：电路比较复杂
集成芯片
CMOS：CC4008 TTL：74283 74LS283
C3 超前进位电路
A3 B3
A2 B2 A1 B1 A0 B0 C0-1 逻辑结构示意图
Σ CI
加法器 比较器 数据选择器和分配器 2. 按开关元件不同：
3. 按集成度不同：
编码器 译码器 只读存储器
CMOS SSI MSI TTL LSI VLSI
3. 1 组合电路的分析方法和设计方法
3. 1. 1 组合电路的基本分析方法
一、分析步骤
逻辑图
逻辑表达式
化简
真值表
说明功能
二、分析举例 [例] 分析图中所示电路的逻辑功能 A 0 0 0 0 1 1 1
4.化简或变换： 根据所用元器件的情况将 函数式进行化简或变换。
5.画逻辑图
3.2 加法器和数值比较器
3.2.1 加法器 一、半加器和全加器
1. 半加器（Half Adder）
两个 1 位二进制数相加（不考虑低位进位）。 Ai+Bi = Si (和) Ci (进位)
真 值 表
Ai 0 0 1 1
比 较 输 入
B = B3B2B1B0
输
A0 B0
真值表
出
A3 B3 A2 B2 A1 B1 L G M
4位数值比较器
A3 B3 A2 B2 A1 B1 A0 B0
A> B A= B A< B
L=1 G=1 M=1
> = = = = < = = =
常见的组合逻辑电路
常见的组合逻辑电路一、引言组合逻辑电路是由多个逻辑门组成的电路，它们根据输入信号的不同组合，产生不同的输出信号。
在现代电子技术中，组合逻辑电路被广泛应用于数字电路、计算机系统、通信系统等领域。
本文将介绍几种常见的组合逻辑电路及其工作原理。
二、多路选择器（MUX）多路选择器是一种常见的组合逻辑电路，它具有多个输入端和一个输出端。
根据控制信号的不同，选择器将其中一个输入信号传递到输出端。
例如，一个4选1多路选择器有4个输入端和1个输出端，根据2个控制信号可以选择其中一个输入信号输出。
多路选择器常用于数据选择、多输入运算等场合。
三、译码器（Decoder）译码器是一种将输入信号转换为对应输出信号的组合逻辑电路。
常见的译码器有2-4译码器、3-8译码器等。
以2-4译码器为例，它有2个输入信号和4个输出信号。
根据输入信号的不同组合，译码器将其中一个输出信号置为高电平，其他输出信号置为低电平。
译码器常用于地址译码、显示控制等应用。
四、加法器（Adder）加法器是一种用于实现数字加法运算的组合逻辑电路。
常见的加法器有半加器、全加器等。
半加器用于两个1位二进制数的相加，而全加器用于多位二进制数的相加。
加法器通过多个逻辑门的组合，将两个二进制数进行相加，并输出相应的和与进位。
加法器广泛应用于数字电路、计算机算术单元等领域。
五、比较器（Comparator）比较器是一种用于比较两个数字大小关系的组合逻辑电路。
常见的比较器有2位比较器、4位比较器等。
以2位比较器为例，它有两组输入信号和一个输出信号。
当两组输入信号相等时，输出信号为高电平；当第一组输入信号大于第二组输入信号时，输出信号为低电平。
比较器常用于数字大小判断、优先级编码等应用。
六、编码器（Encoder）编码器是一种将多个输入信号转换为对应输出信号的组合逻辑电路。
常见的编码器有2-4编码器、8-3编码器等。
以2-4编码器为例，它有2个输入信号和4个输出信号。
数字电路的基础知识 几种常用的组合逻辑组件
（2-1）
加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的叠加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。
（2-2）
（1）半加器：
半加运算不考虑从低位来的进位
A---加数；B---被加数；S---本位和； C---进位。
设ABC每个输出代表一种组合。 b.由状态表写出逻辑式 c.由逻辑式画出逻辑图
（2-23）
2-4线译码器74LS139的内部线路
A1
A0 输入
S
控制端
&
Y3
&
Y2
输出
&
Y1
&
Y0
（2-24）
74LS139的功能表
S
A1 A0
Y0
Y1
Y2
Y3
1XX 1 1 1 1
0000111
0011011
0101101
（2-36）
0111110
“—”表示低电平有效。
（2-25）
74LS139管脚图
Ucc 2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
2S 2A0 2A1 2Y0 2Y1 2Y2 2Y3
1S
1A0 1A1 1Y0 1Y1 1Y2 1Y3
1S 1A0 1A1 1Y0 1Y1 1Y2 1Y3 GND
一片139种含两个2-4译码器
（2-26）
例：利用线译码器分时将采样数据送入计算机。
总 线
三态门
EA 三态门
EB 三态门
EC 三态门
ED
A
B
C
第二章计算机的逻辑电路-01详解
CPU
运算器 控制器
计算机
输入设备 存储器 输出设备
芯片
:
芯片
芯片
:
芯片
电路板
逻辑门 逻辑门
:
:
逻辑门 逻辑门
逻辑门 逻辑门
:
:
逻辑门 逻辑门
芯片
一、计算机中常用的组合逻辑电路
如果逻辑电路的输出状态仅和当时的输入状态 有关，而与过去的输入状态无关，称这种逻辑电 路为组合逻辑电路。常见的组合逻辑电路有：
（卡诺图化简）
1、加法器（4）
将 n 个全加器相连可得 n 位加法器
X1 Y1
X2 Y2
X3 Y3
X4 Y4
C1
C2
C3
C0
全加器
全加器
全加器
全加器
C4
F1
F2
F3
F4
每一级加法器的延迟2级门，设一级门延迟为t，4位加
法器的各级进位C1=2t，C2=4t，C3=6t，C4=8t。
各级结果F1-F4的延迟统一为2t。
Xn Yn Hn Cn
Xn
Hn
00 00
Yn
01 10
Cn
10 10
11 01
异或门的其他应用
可控原/反码输出电路
异或门的其他应用
数码比较器
异或门的其他应用
奇偶检测电路
1、加法器（2）
功能（真值）表：
Xn Yn Cn-1 Fn Cn
000 001 010 011 100 101 110 111
00 10 10 01 10 01 01 11
1位全加器的表示
Xn
Yn
Cn-1
全加器
Cn
数电常用组合逻辑功能器件
S0
Ci Si ∑
Ai B i Ci-1
A0 B0 C-1
本章小结
1．常用的中规模组合逻辑器件包括编码器、译码器、数据 选择器、数值比较器、加法器等。
2．上述组合逻辑器件除了具有其基本功能外，还可用来设 计组合逻辑电路。应用中规模组合逻辑器件进行组合逻 辑电路设计的一般原则是：使用 MSI芯片的个数和品种型 号最少，芯片之间的连线最少
L ? ABC ? ABC ? ABC ? ABC ? m1 ? m2 ? m4 ? m7 ? m1 ?m2 ?m4 ?m7
F ? ABC ? ABC ? ABC ? m3 ? m5 ? m6 ? m3 ?m5 ?m6
G ? ABC ? ABC ? ABC ? ABC ? m0 ? m2 ? m4 ? m6 ? m0 ?m2 ?m4 ?m6
A3 A2A1 A0
D7 D6 D 5 D4 D3 D2 D1 D0
2．实现组合逻辑函数
（1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接 用数据选择器来实现逻辑函数。
例4.3.1 试用8选1数据选择器74151实现逻辑函数：
L ? AB? BC? AC
L
解： 将逻辑函数转换成最小
三、数据选择器的应用
1．数据选择器的通道扩展
用两片74151组成 “16选1”数据选择器
Y
Y
≥1
&
Y
Y
74151(2)
G A2 A1 A0
D7 D6 D 5 D4 D 3 D2 D1 D0
Y
Y
74151(1)
G A2 A1 A0
D7 D 6 D5 D4 D3 D2 D 1 D0
组合逻辑电路知识要点复习
《组合逻辑电路》知识要点复习一、组合逻辑电路概述：1、数字电路分组合逻辑电路和时序逻辑电路两大类。
2、组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关，即没有记忆功能。
电路结构特点：只有门电路，不含存储（记忆）单元，也没有反馈电路。
3、几种常用组合逻辑电路：编码器、译码器、数据选择器、加法器、数值比较器。
二、组合逻辑电路的分析方法：→→逻辑图→→逻辑功能真值表化简写出逻辑函数式三、组合逻辑电路的设计方法(步骤)：1.逻辑抽象：根据题目描述→理清事件因果关系→设定输入、输出变量→定义逻辑状态的含意，对输入、输出变量的两种不同状态分别赋值（用0、1表示）→列出真值表。
2.由真值表写出逻辑函数式。
3.函数化简4.选定器件的类型：中小规模常用组合逻辑器件或可编程逻辑器件。
(1)选用小规模门电路进行设计。
(2)使用中规模常用组合电路设计。
(3)使用存储器、可编程逻辑器件设计组合电路。
5.画出逻辑图：原理性设计(逻辑设计)完成。
四、编码器：1、编码：用一定位数的二进制数来表示数字、文字、符号、图形等的过程。
2.编码器：能完成编码功能的电路或器件，它能把输入的每一个高、低电平信号编成一个对应的二进制代码。
3．编码器的分类：常见的有普通编码器（如：二进制编码器、二——十进制编码器）和优先编码器（如：74LS148优先编码器）。
（1）普通编码器：在任何时刻中，只能输入一个信号有效，否则输出混乱。
①二进制普通编码：用N位二进制代码可以实现最多对2N个信号进行编码。
如：3位二进制编码器(8线—3线编码器)。
②二—十进制编码：将十进制的十个数码0~9分别编成8421BCD 码的电路。
如：键控8421BCD 码编码器（10线—4线编码器）。
键控8421BCD 码编码器真值表逻辑电路图（2）优先编码器：允许同时输入两个以上编码信号，但只对其中优先权最高的一个进行编码。
如：8线—3线编码器74LS148。
常用的组合逻辑电路
常用的组合逻辑电路
加法器：实现1位二进制数之间加法运算的电路称为1位加法器。
依据加数的不同，1位加法器又分为半加器和全加器两种电路类型。
假如不考虑来自低位的进位而是只将两个1位二进制数相加，即只有加数和被加数相加，这种加法运算称为半加运算。
实现半加运算的电路叫做半加器。
串行进位加法器的优点是电路比较简洁，缺点是速度比较慢。
编码器：在数字系统中，所谓编码，就是将字母、数字、符号等信息编成一组二进制代码的过程。
编码器是数字电路中常用的集成电路之一。
最常见的计算机键盘中就含有编码器器件，当按下键盘上的按键时，编码器将按键信息转换成二进制代码，并将这组二进制代码送到计算机进行处理。
目前常常使用的编码器有一般编码器和优先编码器两类。
译码器：译码是编码的反过程。
编码是将信号转换成二进制代码，译码则是将二进制代码转换成特定的信号。
将输入的二进制代码转换成特定的高（低）电平信号输出的规律电路称为译码器。
数据选择器：数据选择器的功能是依据地址选择码从多路输入数据中选择一路送到输出。
当输入信号经过不同的路径传输到同一个门电路时，由于信号所经过的门电路的传输延时不同，或者所经过的门电路的级数不同，导致信号到达汇合点门电路的时间不同，从而可能引起该门电路的输出波
形消失尖峰脉冲（干扰信号），这一现象称为组合规律电路中的竞争-冒险现象。
产生竞争-冒险的缘由是由于一个门的两个互补的输入信号分别经过两条不同的路径传输，由于延迟时间不同，而到达的时间不同引起的。
消退竞争-冒险的方法主要有引入封锁脉冲、引入选通脉冲、接滤波电容或修改规律设计等。
《数字电子技术》第3章 组合逻辑电路
Y3 ≥1 I9 I8
Y3
I2I3I6I7
&
Y0 I1 I3 I5 I7 I9
I1I3I5I7I9
I9 I8
逻辑图
Y2
Y1
Y0
≥1
≥1
≥1
I7I6I5I4
I3I2
(a) 由或门构成
Y2
Y1
I1 I0 Y0
&
&
&
I7I6I5I4
I3I2
(b) 由与非门构成
A
消除竞争冒险
B
C
Y AB BC AC
2
& 1
1
3
&
4
&
5
≥1
Y
3.2 编码器
编码
将具有特定含义的信息编 成相应二进制代码的过程。
编码器(即Encoder)
实现编码功能的电路
被编 信号
编 码 器
编码器
二进制编码器 二-十进制编码器
二进制 代码 一般编码器
优先编码器 一般编码器 优先编码器
（1） 二进制编码器
A B F AB AB B
&
&
00
1
01
0
C
&
F &
10 11
0F AABA BC1 AB &
1
AAB BC AB
（4）分析得出逻辑功A能 A B B C AB
A =1
同或逻辑 AB AB B
F
F AB AB A☉B
3.1.3 组合逻辑电路的设计
组合逻辑电路的设计就是根据给出的实际逻 辑问题求出实现这一关系的逻辑电路。
常用的组合逻辑电路
= I2 . I3 . I6. I7
Y0 = I1+ I3+ I5+ I7 = I1 + I3+ I5 + I7
= I1 . I3 . I5 . I7
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(4) 画出逻辑图
Y2
Y1
Y0
1
1
1
&
&
&
1
由真值表直接写出表达式:
S AB AB A B C AB
A B
A B
=1
S
&
C
∑
S
CO
C
2．全加器: 能同时进行本位数和相邻低位的进位信号的 加法运算。
输
入
输
出
Ai Bi Ci-1
0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 11
Si
Ci
0
0
1
0
1
高 低 电 10个 平 信 号
编码器
表示十进制数
二
进 4位 制
代
码
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列编码表：
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CT74LS4147 编码器功能表
输 入 (低电平有效)
输 出(8421反码)
I9 I8 I7 I6 I5 I4 I3 I2 I1 Y3 Y2 Y1 Y0
1 1 11 11111 1 1 1 1
0 1 0 1 1 0 1 1 10 1 1 1 1 0
《现代数字电路基础》复习题及试卷（含答案）
《现代数字电路基础》复习题及试卷（含答案）《现代数字电路基础》复习要点⼀、数字电路基础知识掌握：1、不同数制间的相互转换；2、常⽤编码及（8421码、5421码、余3码）；⼆、逻辑代数基础掌握：1、逻辑代数的基本公式和运算规则；2、逻辑函数及其表⽰⽅法；3、最⼩项、最⼤项的定义及性质；4、任意项、约束项、⽆关项的概念。
重点掌握：1、逻辑函数的公式化简法；2、逻辑函数的卡诺图化简法（含⽆关项的卡诺图化简）。
三、组合逻辑电路了解：1、常⽤集成组合逻辑器件(加法器、编码器、数据分配器等)的逻辑功能及其应⽤。
掌握：1、中、⼩规模组合逻辑电路分析（写函数，列真值表，说明逻辑功能）；2、中规模组合逻辑电路设计（⽤指定器件，按规定⽅法（⽐较法、扩展法和降维图法）；3、中规模实验电路的分析、设计。
重点掌握：1、74LS147、74LS283中规模逻辑器件的逻辑功能及应⽤；2、中规模译码器、数据选择器的设计。
⽤指定器件，按规定⽅法（数据选择器重点掌握降维图法）设计逻辑电路；3、中规模实验电路的分析。
重点掌握⽔箱⽔位监测显⽰电路、加减运算电路。
四、集成触发器掌握：1、触发器(R-S、D、J-K、T、T’)的逻辑功能、特性⽅程及逻辑符号；2、异步端的功能和置位条件；3、触发器逻辑功能的相互转换。
重点掌握：边沿触发器(维持阻塞D；J-K触发器)的逻辑功能、特性⽅程及输出时序波形。
重点掌握触发器有异步输⼊端，含有组合逻辑电路。
五、时序逻辑电路掌握：1、⼩规模时序逻辑电路分析（同步和异步）；2、中规模时序逻辑电路分析和设计；3、中规模时序逻辑电路设计[⽤指定器件，按规定⽅法（反馈清零、反馈置数）实现设计]。
重点掌握：1、74LS161、74LS160、74LS194中规模时序逻辑器件的逻辑功能及应⽤；2、利⽤74LS194进⾏扭环计数器的设计，重点掌握单⽚；3、利⽤74LS161、74LS160进⾏任意进制计数器的设计（反馈清零法和反馈置数法）；4、⼩规模同步时序逻辑电路设计⽅法及步骤。
电路电子技术常用组合逻辑电路介绍
同理可得Y1、Y0的表达式如下：
Y 1 I 7 I 7 I 6 I 7 I 6 I 5 I 4 I 3 I 7 I 6 I 5 I 4 I 3 I 2 I 7 I 6 I 5 I 4 I 3 I 5 I 4 I 2
Y 0 I 7 I 7 I 6 I 5 I 7 I 6 I 5 I 4 I 3 I 7 I 6 I 5 I 4 I 3 I 2 I 1 I7 I6 I5 I6 I4 I3 I6 I4 I2 I1
图8-10
电路电子技术常用组合逻辑电路介绍
（2）优先编码器8线—3线 特点：允许同时输入两个以上的编码信号，但只对其中优先
权最高的一个进行编码。 优先编码器常用于优先中断系统和键盘编码。与普通编码器不
同，优先编码器允许多个输入信号同时有效，但它只按其中优先级 别最高的有效输入信号编码，对级别较低的输入信号不予理睬。
生活中常用十进制数及文字、符号等表示事物。
编码器
译码器
数字电路只能处理二进制信号
编码原则：n位二进制代码可以组成2n种不同的状态，也就可
以表示2n个不同的信息。若要对N个输入信息进行编码，则满足 N ≤ 2n （8-2）
n为二进制代码的位数，也即输入变量的个数。当N = 2n时， 是利用了n个输入变量的全部组合进行的编码，称为全编码，实现 全编码的电路叫做全编码器（或称二进制编码器）；当N ＜2n时， 是利用了n个输入变量的部分状态进行的编码，称为部分编码。
8.2.1 编码器
1. 什么是编码
一般地说，用文字、符号或者数字表示特定事物的过程 都可以叫做编码。例如，人一出生就要起名字，入学后被编 上学号，运动员身上带的号码布等等，都属于编码。而数字 电路中的编码，是指用二进制代码表示不同的事物。能够实 现编码功能的电路称做编码器。
第三章组合逻辑电路 (1)
第三章组合逻辑电路一、概述1、概念逻辑电路分为两大类：组合逻辑电路和时序逻辑电路数字逻辑电路中，当其任意时刻稳定输出仅取决于该时刻的输入变量的取值，而与过去的输出状态无关，则称该电路为组合逻辑电路，简称组合电路2、组合逻辑电路的方框图和特点（1）方框图和输出函数表达式P63输出变量只与当前输入变量有关，无输出端到输入端的信号反馈网络，即组合电路无记忆性，上一次输出不对下一次输出造成影响3、组合逻辑电路逻辑功能表示方法有输出函数表达式、逻辑电路图、真值表、卡诺图4、组合逻辑电路的分类（1）按功能分类常用的有加法器、比较器、编码器、译码器等（2）按门电路类型分类有TTL、CMOS（3）按集成度分类小、中、大、超大规模集成电路二、组合逻辑电路的分析方法 由电路图---电路功能 1、分析步骤（1）分析输入输出变量、写出逻辑表达式 （2）化简逻辑表达式 （3）列出真值表（4）根据真值表说明逻辑电路的功能 例：分析下图逻辑功能第一步：Y=A ⊕B ⊕C ⊕D 第二步： 第三步：A B C D Y 0 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 10 0 0 1=1=1=1CDY1 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 11 1 1 0 11 1 1 1 0第四步：即0和1出现的个数不为偶则输出1，奇偶个数的检验器三、组合逻辑电路的设计方法1、概念根据要求，最终画出组合逻辑电路图，称为设计2、步骤（1）确定输入输出变量个数（2）输入输出变量的状态与逻辑0或1对应（3）列真值表（4）根据真值表写出输出变量的逻辑表达式（5）对逻辑表达式化简，写出最简逻辑表达式（6）根据逻辑表达式，画出逻辑电路图例：三部雷达A、B、C, 雷达A、B的功率相等，雷达C是它们的两倍，发电机X最大输出功率等于A的功率，发电机Y输出功率等于A与C的功率之和，设计一个组合逻辑电路，根据雷达启停信号以最省电的方式开关发电机第一步：输入变量3个，输出变量2个第二步：雷达启动为1、发电机发电状态为1第三步：A B C X Y0 0 0 0 00 0 1 0 10 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1第四步：卡诺图化简第五步：写逻辑表达式第六步：画逻辑电路图四、常用中规模标准组合模块电路一些常用的组合逻辑电路，如编码器、译码器、加法器等制成中规模电路，称为中规模标准组合模块电路1、半加器进行两个1位二进制数相加的加法电路称为半加器，如图3-11所示真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1根据真值表，写出逻辑表达式如下：S=AB+AB=A⊕BC=AB2、全加器即带低位上产生的进位的加法器真值表如下：A iB iC i-1S i C i0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据真值表，卡诺图化简后写出逻辑表达式如下：S i=A i⊕B i⊕C i-1C i=A i B i+C i-1(A i⊕B i)（为便于实现）根据逻辑表达式，画出电路图如图3-13所示3、加法器可以实现多位二进制数加法的电路（1）串行进位加法器低位全加器的进位输出端连到高位全加器的进位输入端，如图3-3所示（2）超前进位加法器C i=A i B i+C i-1(A i⊕B i)= A i B i+C i-1(A i B i+ A i B i）= A i B i C i-1+A i B i C i-1 +A i B i C i-1+ A i B i C i-1=A i B i+ B i C i-1+ A i C i-1= A i B i+C i-1（A i+B i）令P i=A i+B i，称P i为第i位的进位传输项，令G i=A i B i,称G i 为第i位的进位产生项，则第0位的进位为C0=G0+P0C-1,第1位的进位为C1=G1+P1 C0, C0带入C1，消去C0，得C1=G1+P1（G0+P0 C-1），同理，得C2= G2+P2（G1+ P1（G0+P0 C-1）），，C3= G3+ P3（G2+ P2（G1+P1（G0+P0 C-1））），即知道相加的二进制数的各位和最低位进位就可以超前确定进位，提高了速度，如图3-4所示4、乘法器完成两个二进制乘法运算的电路（1）乘法器P85（2）并行乘法器P855、数值比较器比较二进制数大小，输入信号是要比较的数，输出为比较结果（1）1位数值比较器A B M G L0 0 0 1 00 1 1 0 01 0 0 0 11 1 0 1 0M=ABG=AB+AB= AB+AB（便于逻辑实现）L=AB逻辑电路图如图3-5所示（2）4位数值比较器多位二进制数比较大小，先看最高位情况，如相等再看次高位情况，以此类推4位比较器为例，8个输入端（A3A2A1A0，B3B2B1B0），三个输出端（L，G，M）A>B，则A3>B3，或A3=B3且A2>B2，或A3=B3，A2=B2，A1>B1，或A3=B3，A2=B2，A1=B1，A0>B0设定AB的第i位比较结果为L i=A i B i，G i=A i B i+A i B i，M i=A i B i，则L=L3+G3L2+G3G2L1+G3G2G1L0同理, A=B 时，G=G3G2G1G0，A<B时，M=M3+G3M2+G3G2M1+G3G2G1M0,因A不大于也不等于B时即小于B，故M=LG=L+G（便于逻辑实现）逻辑电路图如P87图3-18所示（3）集成数值比较器4位数值比较器封装在芯片中，构成4位集成数值比较器，74ls85真值表如图3-6所示考虑到级联，增加了级联输入端（更低位的比较结果），级联时，如构成8位数值比较器，低四位比较结果为高四位数值比较器的级联输入端，而低四位的级联输入端应结为相等的情况（010），74ls85级联如图3-7所示cc14585真值表如图3-8所示，cc14585级联如图3-9所示6、编码器将输入信号用二进制编码形式输出的器件，若有N个输入信号，假设最少输出编码位数为m位，则2m-1<N<2m（1）二进制编码器以2位输出编码为例输入输出I0I1I2I3Y1Y01 0 0 0 0 00 1 0 0 0 10 0 1 0 1 00 0 0 1 1 1故Y1=I2+I3，Y0=I1+I3逻辑电路图如P89图3-22所示但当不止一个输入端有编码要求时该电路不能解决问题（2）二进制优先编码器3位二进制优先编码器为例8个输入端为I0~I7，输出端为Y2~Y1,假设I7的编码优先级最高，则对应真值表为：输入输出I0I1I2I3I4I5I6I7Y2Y1Y0×××××××0 0 0 0 ××××××0 1 0 0 1 ×××××0 110 1 0 ××××0 1110 1 1 ×××0 1111 1 0 0 ××0 11111 1 0 1 ×0 111111 1 1 0 0 1111111 1 1 1 “×”为任意值根据真值表，列出逻辑表达式如P90所示，逻辑图过于麻烦，略以上为低电平有效的情况，高电平有效真值表如图3-10所示，得A2=I4+I5+I6+I7,A1=I2+I3+I6+I7，A0=I1+I3+I5+I7, 逻辑图便于实现（3）8线-3线编码器74ls148编码器图形符号如图3-11所示，真值表如图3-12所示74ls148编码器级联，注意控制信号线的连接，级联图如图3-13所示选通信号有效，当高位芯片输入不全为1时，选通输出端为1，低位芯片不工作且二进制反码输出端为1，与门受高位芯片二进制反码输出端影响，扩展输出端为0，作为A3，根据输入情况不同，得编码0000~0111；选通信号有效，当高位芯片输入全为1时，高位芯片不工作，选通输出信号为0，低位芯片工作，高位芯片扩展输出端为1，作为A3，高位芯片二进制反码输出端全1，与门受低位芯片二进制反码输出端影响，根据输入情况不同，得编码1000~1111，即实现16线-4线编码器功能（4）9线-4线编码器74ls147编码器图形符号、真值表如图3-14所示注意，其输出对应十进制数的8421BCD码的反码（5）码组变换器将输入的一种编码转换为另一种编码的电路参见P92例3-5原理：加0011和加1011的原因7、译码器译码是编码的逆过程，将二进制代码转换成相应十进制数输出的电路（1）3线-8线译码器真值表如图3-15所示逻辑表达式如下：Y0=CBA、Y1=CBA……Y6=CBA、Y7=CBA（2）集成3线-8线译码器74LS138译码器符号如图3-16所示，真值表如图3-17所示注意三个选通信号，在级联时的作用，级联如图3-18所示74LS138译码器典型应用如图3-19所示（3）集成4线-10线译码器74LS42符号如图3-20所示，真值表如图3-21所示逻辑表达式如图3-22所示（4）显示译码器是用来驱动显示器件的译码器（A）LED数码管电能---光能（发光二极管构成）具有共阴极和共阳极两种接法，如图3-23所示，注意非公共端连接高电平或低电平时要串接限流电阻（B）显示译码器74LS47（驱动LED为共阳极接法的电路，驱动共阴极要用74LS48）引脚图如图3-24所示，真值表如图3-25所示要具有一定的带灌电流负载能力才能驱动LED相应段发光，显示效果如P99图3-35所示附加控制端用于扩展电路功能：灯测试输入LT：全亮灭零输入RBI：将不需要的“0”不显示以使得要显示的数据更醒目灭灯输入\灭零输入BI\RBO:作为输入使用，一旦为0则灯灭。
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3
4.3 常用组合逻辑电路 中规模集成器件 加法器 编码器 译码器
数据选择器 数值比较器
4.3.1 加法器 1 +1 0 1 0 0 0 1 1 0 1 1 1 1 0 0 半加是只考虑两个一位二进 半加是只考虑两个一位二进 是只考虑两个一位 制相加,而不考虑低进位的加 制相加 而不考虑低进位的加 法运算。 法运算。 全加是实现同位的被加数 全加是实现同位的被加数 和加数以及来自低位进位 三者的相加。 三者的相加。
13
A-B = A+ B+1 1001 -0011 0 1 10 1001 1100 + 1 0 1 10
S3 S2 S1 S0
1
a3 a2 a1 a0 b3 b2 b1 b0
A3 A2 Σ CO A1 A0 B3 B2 B1 B0 CI S3 S2 S1 S0 S3 S2 S1 S0
a3 a2 a1 a0 b3器
运算速度快 电路复杂 74LS283 74HC283
A3 A2 Σ CO A1 A0 B3 B2 B1 B0 CI S3 S2 S1 S0
11
3. 加法器应用 (1) 用加法器实现二进制数的加 减法电路 用加法器实现二进制数的加/减法电路
a3 a2 a1 a0 b3 b2 b1 b0
6
(2) 全加器
Ai =1
Ai Bi
Si
Ci-1
Bi
Bi Ci-1
Ci-1
=1
Ai Ci-1 Bi
Ai (Bi Ci-1) + Bi Ci-1
&
≥1
1
Ci
Ai (Bi Ci-1) + Bi Ci-1
7
全加器真值表
Ai Bi 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Ci-1 0 1 0 1 0 1 0 1 Si 0 1 1 0 1 0 0 1 Ci 0 0 0 1 0 1 1 1
9
C3
S3
S2
1 +1 0 1 0 1
CΟ
0 0 1 1
S1 S
0 1 1 1 1 0 0 1
CΟ
S0
1
CΟ
0
Σ B S CΙ A
0
CΟ
1
S B CΙ A
0
Σ B CΙ A
0
S
Σ
Σ
A
B CΙ
1 1
A3 B3
0 0 0 1 四位串行进位加法器T692 四位串行进位加法器
A2 B2
A1 B1
1 1
A0 B0
2
用小规模集成电路， 用小规模集成电路，即数字设计的经典 方法来设计组合逻辑电路，其步骤为： 方法来设计组合逻辑电路，其步骤为： (1)将文字描述的逻辑命题变换为真值表； 将文字描述的逻辑命题变换为真值表 将文字描述的逻辑命题变换为真值表； (2) 写出最简逻辑函数表达式； 写出最简逻辑函数表达式 最简逻辑函数表达式； (3) 依据所选器件类型，进行函数表达式 依据所选器件类型， 画出逻辑电路图。 变换 ，并画出逻辑电路图。
1 +1 0 1 0
0 0 1 1
0 1 1 1 1 0 0
半加是只考虑本位两个一位二进制 和 相 半加是只考虑本位两个一位二进制A和B相 是只考虑本位两个一位二进制 而不考虑低进位的加法运算。 加,而不考虑低进位的加法运算。 而不考虑低进位的加法运算 全加是实现同位的被加数 和加数B 全加是实现同位的被加数Ai和加数 i以及 是实现同位的被加数 来自低进位C 三者的相加。 来自低进位 i-1三者的相加。
4.2 组合逻辑电路的分析与设计 4.2.1 组合逻辑电路的分析 逻辑 电路 输入输出之间 的逻辑关系
组合逻辑电路的分析步骤： 组合逻辑电路的分析步骤： (1) 根据已知逻辑电路图写出最简逻辑表达式； 根据已知逻辑电路图写出最简逻辑表达式 写出最简逻辑表达式； (2) 根据最简逻辑表达式列出真值表； 根据最简逻辑表达式列出真值表 列出真值表； (3) 由真值表分析其逻辑功能。 由真值表分析其逻辑功能 分析其逻辑功能。
全加器的逻辑符号
AΣ B CI
CO
S
Si=∑m(1,2,4,7) Ci=∑m(3,5,6,7)
8
2．加法器 ． (1) 串行进位加法器 用两个全加器实现两位二进制数A 相加。 用两个全加器实现两位二进制数 2A1、B2B1相加。
S2 S S1
C0
串行进位
CΟ
Σ
Σ
S
A
B CΙ
A
B CΙ
A2 B2
A1 B1
4
真值表 1. 半加器与全加器 (1) 半加器 加数 A A AB
& A B &
AB
&
&
A 0 本位和 0 1 S 1
B S C 0 0 0 1 1 0 0 1 0 1 0 1
B 被加数 AB
1
AB B AB
A AB AB B AB+AB
C
进位
5
半加器的逻辑符号: 半加器的逻辑符号
A B Σ S C
A3 A2 Σ CO A1 A0 & & & & B3 B2 B1 B0 CI S3 S2 S1 S0
1
14
a3 a2 a1 a0
b3 b2 b1 b0 M =1 =1 =1 =1
A3 A2 Σ CO A1 A0 B3 B2 B1 B0 CI S3 S2 S1 S0 S3 S2 S1 S0
当M=0时 B 0=B 执行A+B 当M=1时 B 1=B 执行A-B
A3 A2 Σ CO A1 A0 B3 B2 B1 B0 CI
12
设A=a3a2a1a0,B=b3b2b1b0 求A+B
S3 S2 S1 S0
S3 S2 S1 S0
设A=a3a2a1a0,B=b3b2b1b0 求A-B？ ？
a3 a2 a1 a0 b3 b2 b1 b0
A3 A2 Σ CO A1 A0 & & & & B3 B2 B1 B0 CI
15
(2). 用四位二进制加法器实现 用四位二进制加法器实现8421BCD码转换为 码转换为 余3码的电路 码的电路
A3 Σ CO A2 A1 A0 S3 B3 S2 B2 B1 S1 B0 S0 CI 8421BCD 码 0 0 1 1
1
4.2.2 组合逻辑电路的设计 1)用小规模集成电路（SSI），即集成门 用小规模集成电路（ ）， ），即集成门 用小规模集成电路 电路， 电路，采用数字设计的经典方法来设计 组合逻辑电路； 组合逻辑电路； 2) 用中规模集成电路（MSI）功能模块实 用中规模集成电路（ ） 现组合逻辑电路； 现组合逻辑电路； 3) 用大规模集成电路，即编程逻辑器件 用大规模集成电路， PLD，用编程软件来实现组合逻辑设计。 ，用编程软件来实现组合逻辑设计。