8线3线编码器
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library ieee;
use ieee.std_logic_1164.all;
entity zlm is
port(a:in std_logic_vector(7 downto 0);
b: out std_logic_vector(2 downto 0)); end entity;
architecture bhv of zlm is
begin
process(a)
begin
case a is
when"00000001"=>b<="000";
when"00000010"=>b<="001";
when"00000100"=>b<="010";
when"00001000"=>b<="011";
when"00010000"=>b<="100";
when"00100000"=>b<="101";
when"01000000"=>b<="110";
when others=>b<="111";
end case;
end process;
end;